專利名稱：雙輸入優先級化的ldo穩壓器的制作方法
技術領域：
本發明涉及穩壓器，尤其涉及低電壓降輸出(LDO)穩壓器。
背景技術：
圖4是示出常規配置中包含BUCK穩壓器20、 LDO穩壓器25和現場可編程 門陣列(FPGA) 30的系統的框圖。原始電壓源(例如電池)提供相對較高的、未 穩壓的電壓VRAW，它被提供給BUCK穩壓器20。 BUCK穩壓器20將相對較高的 已穩壓電壓VI/0 (例如3.3V)提供給FPGA 30的輸入/輸出(I/O)電路并提供給 LDO穩壓器25，而LDO穩壓器25將相對較低的已穩壓電壓VcoRE (例如2.5V) 提供給FPGA 30的核心邏輯電路系統。
圖5是示出在啟動期間圖4的系統中產生的各個電壓的時序圖。首先，未穩 壓的電壓Vraw傾升，隨后在短暫的時延后BUCK穩壓器20開始產生相對較高的 已穩壓電壓V,/0。最后，在使已穩壓電壓V^到達高到足以允許穩壓的電壓電平所 需的時延Tdelay之后，LDO穩壓器25開始產生相對較低的已穩壓電壓VC0RE。
參照圖4和圖5描述的常規配置的高效率的地方在于它使得能耗和熱量的產 生最小化。尤其，諸如BUCK穩壓器20的開關穩壓器能以比諸如LDO穩壓器25 的線性穩壓器更高效率的方式來使用原始的未穩壓電壓VRAW來穩壓更高的I/O總 線。相比而言，線性穩壓器優于開關穩壓器的地方在于它們產生相對靜噪(即，無 噪聲)的己穩壓輸出電壓，但是不那么高效率，尤其是當原始的未穩壓電壓Vraw 顯著高于所需的已穩壓輸出電壓VcoRE時。因此，為了使效率最大化，BUCK穩壓 器20和LDO穩壓器25在圖4中所示的配置中串聯連接以使LDO穩壓器25由比 原始的未穩壓電壓VraW更接近所需的已穩壓輸出電壓VC0RE的已穩壓輸出電壓 V^驅動。
當諸如圖4中所示的系統的納入諸如微處理器、FPGA和數字專用集成電路 (ASIC)的復雜電子系統需要以與圖5所示的時序圖不一致的方式來對它們的功 率供給進行定序時會產生問題。尤其，FPGA 30的核心邏輯電路系統經常需要在 I/O電路系統之前接收功率以使外圍設備在上電和斷電時序期間保持受控。不幸的 是，如圖5中所示，功率上高效率的常規配置致使相對較低的已穩壓核心電壓VcoRE 必定滯后于相對較高的已穩壓1/0電壓V^，這與所需的啟動供電電壓的時序相反。 解決上述定序問題的一種當前方法是使用分立的二極管和多個穩壓器以提供 需要的時序。然而，這種方法是不便和昂貴的。
需要的是解決上述定序問題而不需要多個分立器件的LDO穩壓器。
發明內容
本發明通過提供一種雙輸入線性(例如LDO)穩壓器結構來解決上述定序問 題，該雙輸入線性穩壓器結構包含兩個線性穩壓器電路和一在已穩壓供電電壓與未 穩壓供電電壓之間偏向于使用前者來產生已穩壓輸出電壓的內部優先級邏輯機制。 未穩壓的供電電壓從例如電池或其它原始電壓源向第一輸入端子施加，并被提供給 第一線性穩壓器電路。已穩壓的供電電壓從例如開關穩壓器向第二輸入端子施加， 并被提供給第二線性穩壓器電路。第一和第二輸出器件(例如雙極型晶體管)各自 連接于第一和第二輸入端子與LDO輸出端子之間。第一控制電路控制第一輸出器 件以在啟動期間(例如當已穩壓供電電壓過低而無法進行穩壓時)提供所需的已穩 壓輸出電壓。這種配置允許LDO電路在未穩壓供電電壓一旦可用時即開始工作， 由此在較慢(但更高效率)的開關穩壓器能夠產生已穩壓供電電壓之前提供所需的 已穩壓輸出電壓。 一旦已穩壓供電電壓高到足以允許穩壓，內部優先級邏輯機制即 禁用第一穩壓器電路，藉此由第二穩壓器電路單獨來產生所需的已穩壓輸出電壓。 由于已穩壓供電電壓的電壓電平比未穩壓電壓更接近已穩壓輸出電壓，因此在啟動 階段之后利用第二穩壓器電路來產生已穩壓輸出電壓降低功耗并防止不必要的發 熱，從而使LDO電路能以更高的效率來工作。
本發明的這些和其它特征、方面和優點通過參照下面的說明、所附權利要求 書和附圖將變得更為易懂，在附圖中
圖1是示出根據本發明的一個實施例的納入雙輸入優先級化LDO穩壓器的系 統的框圖2是示出在啟動時在圖1的系統中產生的電壓的時序圖； 圖3是示出根據本發明的另一實施例的雙輸入優先級化LDO穩壓器的簡化電 路圖4是示出包含常規LDO穩壓器的系統的框圖5是示出在啟動時在圖4的系統中產生的電壓的時序圖。
具體實施例方式
本發明涉及穩壓器的改進。給出下面的說明是為了使本領域普通技術人員如 在具體應用及其要求的背景中所規定的那樣制作和利用本發明。這里用到的術語 "連接的"在此描述兩個電路元件之間的直接連接關系(即，借助于導線或跡線而 沒有居間的電路元件)，并且區別于術語"耦合的"，術語"耦合的"表示兩個電 路元件被連接在一條信號路徑中但可能由零個或多個電子元件分隔。優選實施例的 各種修改對本領域內技術人員而言是明顯的，并且這里定義的普適原理可應用于其 它實施例。因此，本發明并不旨在限定于所示和所說明的具體實施例，而是應與這 里公開的原理和新穎性特征一致的最廣義范圍相符。
圖1是示出根據本發明一個實施例的包含常規開關(例如BUCK)穩壓器20、 常規FPGA 30和雙輸入優先級化LDO穩壓器101的系統100的框圖。在本實施例 中，系統100由多個分立的IC器件構成(即，BUCK穩壓器20、常規FPGA 30 和LDO穩壓器101是使用已知的制造和組裝技術分別制造和組裝的)。在一替換 實施例中，BUCK穩壓器20、常規FPGA 30和LDO穩壓器101中的兩個或多個 是使用例如雙CMOS制造技術被集成地制造在單塊半導體(例如單晶硅)基板上 的。
系統100與上述常規配置類似的地方在于BUCK穩壓器20將相對較高的已 穩壓電壓VI/0 (例如3.3V)提供給FPGA 30的I/O電路系統，而LDO穩壓器101 將相對較低的已穩壓電壓VC0RE (例如2.5V)提供給FPGA 30的核心邏輯電路系 統。另外，與圖4中所示系統相似，原始電壓源(例如電池)提供相對較高的未穩 壓電壓VRAw，該電壓VRAw被提供給BUCK穩壓器20， BUCK穩壓器20利用未
穩壓電壓VRAW以已知的高效率方式產生已穩壓電壓VI/0。此外，已穩壓電壓V!/t)
由FPGA 30的I/O電路系統和LDO穩壓器101兩者所利用來以下述方式產生已穩 壓電壓VC0RE。
圖1中所示的系統和圖4的常規系統的區別在于，LDO穩壓器101或者使用 借助于第一輸入端子A提供給第一穩壓器電路110的未穩壓輸入電壓Vraw或使用 借助于第二輸入端子B提供給第二穩壓器電路120的已穩壓輸入電壓V脂來產生
已穩壓電壓VC0RE。第一穩壓器電路110包括耦合于LDO穩壓器101的輸入端子 A與輸出端子O之間的第一 NPN晶體管(輸出器件)Ml。第一穩壓器101還包 括用于控制NPN晶體管以在未穩壓輸入電壓Vraw被提供之后(具體而言，是在 電壓VcoRE升到最小電壓電平以上之時)立即在輸出端子O上產生已穩壓輸出電 壓Vco肚的第一控制電路115。第二穩壓器120包括耦合于輸入端子B與輸出端 子O之間的第二 NPN晶體管M2;以及第二控制電路125，第二控制電路125用 于控制NPN晶體管在已穩壓輸入電壓VI/0—一在該例中VI/0提供自BUCK穩壓器 20——到達一預定工作電壓電平時在輸出端子O上產生已穩壓輸出電壓VcoRE。
根據本發明的一個方面，LDO穩壓器101包括內部優先級邏輯機制，它由優 先級化電路130表示，優先級化電路130允許控制LDO電路101以使已穩壓輸出 電壓VC0RE自穩壓器電路110或120中的任何一個(即，自在輸入端子A處接收
的未穩壓輸入電壓VKAw或在輸入端子B處接收的已穩壓輸入電壓V^)產生，然
而當已穩壓輸入電壓V^出現在輸入端子B上時，偏向于利用穩壓器電路120。具 體地說，當已穩壓輸入電壓V冊處于足夠高的電壓電平時(例如高于一預定的最小 電壓電平)，LDO穩壓器101的內部優先級邏輯機制禁用第一穩壓器電路110的 控制電路115 (即，關斷NPN晶體管M1)以借助于穩壓器電路120產生已穩壓輸 出電壓VC0RE。如圖2所示，這種配置使LDO電路101在未穩壓供電電壓Vraw(例 如5V原始總線) 一旦可用時即能開始工作，由此在較慢(但更高效率)的開關穩 壓器20能夠產生已穩壓電壓V^之前提供已穩壓輸出電壓VC0RE。 一旦開關穩壓 器20的工作到達已穩壓電壓Vvo達到預定最小值的狀態，穩壓器電路120就開始 產生已穩壓輸出電壓VcoRE，并且優先級化電路BO產生使控制電路115關斷NPN 晶體管M1的禁用信號Vda。由于已穩壓電壓Vw的電壓電平(例如3.5V)比未穩 壓電壓VRAw (例如5V到7V)更接近已穩壓輸出電壓Vcore (例如2.5V)，因此 一旦已穩壓電壓120可用即使用穩壓器電路120來產生已穩壓輸出電壓Vcore就使 LDO電路101以更高的效率工作(即，通過降低功耗并防止在己穩壓輸出電壓VcoRE 單獨使用穩壓器電路IIO來產生的情況下將會發生的不必要的發熱)。
根據本發明的另一方面，由于穩壓器電路110在已穩壓電壓Vvo可用之前僅 工作短暫的時間，并由于一旦已穩壓電壓V^可用穩壓器電路120就在更接近下降 (dropout)電壓的電壓電平連續工作，因此NPN晶體管Ml具有比NPN晶體管 M2更小的尺寸(即，由于較大的電壓降而使其寬度減小)。在一個實施例中，與 NPN晶體管Ml和M2相關聯的尺寸(面積)之比在5到1的范圍里(其中V遠
大于VB)，更具體而言在兩電壓更相似的情況下在1.5到1的范圍里。
圖3是示出根據本發明一示例性特定實施例的雙輸入優先級化LDO穩壓器 101A的簡化電路圖。LDO穩壓器101A包括連接于第一輸入端子A的第一穩壓器 電路110A、連接于第二輸入端子B的第二穩壓器電路120A、優先級化電路130A、 以及基準信號電路(REF SIGNAL CKT) 240。
根據本發明的另一方面，穩壓器電路IIOA和120A兩者皆包括根據由基準信 號電路240產生的單路基準信號VREF工作的誤差放大器。第一穩壓器電路110A 包括第一誤差放大器215，它具有通過由電阻器RB和Rc形成的電阻分壓器耦合于 輸出端子O的反相輸入端子(-)以及通過第一電阻器RD耦合于基準源240的同 向輸入端子(+ )。第二穩壓器電路120A包括第二誤差放大器225,它具有通過由 電阻器RB和Rc構成的電阻分壓器耦合于輸出端子O的反相輸入端子(-)以及通 過第二電阻器RD耦合于基準源240的同相輸入端子(+ )。電阻器Rs、 Rc和Rd 的標稱值為IOK到IOOK，并基于具體設計具有適于基準電壓和輸出電壓的比值。 Rz和Cz的值被選擇為使給定負載范圍和輸出電容器的穩定性和瞬態性能最大化。 具體地說，Rz和Cz必須提供足夠大的增益和相位裕量以防止在一定范圍的負載條 件下的振蕩，并應當被選擇為使階躍期間負載中的瞬態下沖和過沖最小化。在典型 的穩壓器中，取決于相鄰電路系統的具體細節，Rz在50kQ到500kQ的范圍里而 Cz在5pF到50pF的范圍里。
根據本發明另一方面，優先級化電路130A包括差分放大器235，它具有通 過第三電阻器RD耦合于輸入端子B的反相輸入端子(-)；通過第四和第五電阻 器RD耦合于基準信號源240和輸出端子O的同向輸入端子(+);以及通過第六 電阻器RD耦合于其反相輸入端子并通過二極管217耦合于誤差放大器215的同相 輸入端子的輸出端子。
在工作期間，差分放大器235確定第二穩壓器電路120A的工作狀態，并相應 地控制第一穩壓器電路UOA的工作。
在啟動時，當未穩壓電壓VraW高到足以允許穩壓時(即大于目標輸出電壓 Vco旺加上下降電壓)時，第一穩壓器電路IIOA被啟用以生成目標電壓電平的輸 出電壓VC0RE，由此來提供可用于例如驅動FPGA的核心邏輯電路系統(如圖1所
示)的負載。尤其，當VKAw高到足以允許穩壓但已穩壓電壓V^尚未如此時，差
分放大器235產生反向偏置二極管217的高輸出電壓，由此在誤差放大器215的同 相輸入端子上保持相對較高的基準電壓，從而使誤差放大器215在NPN晶體管Ml的基極上產生高輸出電壓。注意，在啟動階段，傳遞至誤差放大器225的反相
輸入端子的反饋電壓低于傳遞至同相輸入端子的基準電壓，由此使誤差放大器225 在NPN晶體管M2的基極上也產生高輸出信號。然而，由于已穩壓電壓Vi/o仍未 高到足以允許穩壓，因此沒有電流經過NPN晶體管M2 (即第二穩壓器電路120A
無法產生已穩壓輸出電壓Vcore)。
接著，當施加于輸入端子B的己穩壓電壓Vw升高到足以允許穩壓時，第二 穩壓器電路120A接管(即電流通過NPN晶體管M2產生至輸出端子0)，而差 分放大器235下拉提供給第一誤差放大器215的同相輸入端子基準信號，由此關斷 NPN晶體管M1。具體地說，當施加于差分放大器235的反相輸入端子的已穩壓電 壓VI/C)部分升到高于提供給差分放大器235的同相輸入端子的基準電壓時，差分放 大器被關斷(即產生低輸出電壓)。來自差分放大器235的低輸出電壓正向偏置二 極管217，從而使施加于誤差放大器215的同相端子的基準信號下降至低電壓電平。 誤差放大器215的同相端子上的低電壓電平使由誤差放大器215產生的輸出電壓切 換至低輸出電壓，由此關斷PNP晶體管M1。因此，當已穩壓輸入電壓V!/o高到足 以使第二穩壓器電路120A能工作時，第一穩壓器電路110A就停工。
盡管已針對特定實施例對本發明進行了說明，然而本領域內技術人員將可認 識到可利用其它電路結構和方法來實現本發明的精神和范圍，所有這些均落在本發 明的范圍內，例如，如果第一穩壓器電路IIOA具有比第二穩壓器電路120A稍低 的輸出電壓，則可刪除LDO穩壓器101A (圖3)的差分放大器。在這種情形中， 切換由連接的發射機的求或性質自動實現。如果輸出器件是PNP或PMOS集電極 或漏極，則產生同樣的效果。
權利要求
1.一種產生已穩壓輸出電壓的雙輸入優先級化線性穩壓器，所述線性穩壓器包括用于接收未穩壓輸入電壓的第一電壓輸入端子；用于接收已穩壓輸入電壓的第二電壓輸入端子；輸出電壓端子；第一穩壓器電路，所述第一穩壓器電路包括耦合在所述第一電壓輸入端子與所述輸出電壓端子之間的第一輸出器件、以及第一控制電路，所述第一控制電路用來控制所述第一輸出器件，以在所述未穩壓輸入電壓高于預定的第一最小電壓電平時在所述輸出電壓端子上產生所述已穩壓輸出電壓；第二穩壓器電路，所述第二穩壓器電路包括耦合于所述第二電壓輸入端子與所述輸出電壓端子之間的第二輸出器件、以及第二控制電路，所述第二控制電路用來控制所述第二輸出器件，以在所述已穩壓輸入電壓高于預定的第二最小電壓電平時在所述輸出電壓端子上產生所述已穩壓輸出電壓；以及用于在所述已穩壓輸入電壓高于所述預定的第二最小電壓電平時禁用所述第一控制電路的裝置。
2. 如權利要求1所述的雙輸入優先級化線性穩壓器，其特征在于，所述 第一和第二輸出器件是晶體管，并且所述第一輸出器件小于所述第二輸出器 件。
3. 如權利要求2所述的雙輸入優先級化線性穩壓器，其特征在于，所述 第一和第二輸出器件是雙極型晶體管。
4. 如權利要求l所述的雙輸入優先級化線性穩壓器，其特征在于， 所述第一穩壓器電路包括第一誤差放大器，所述第一誤差放大器具有耦合于所述輸出電壓端子的第一輸入端子以及耦合于基準信號源的第二輸入端子； 并且所述第二穩壓器電路包括第二誤差放大器，所述第二誤差放大器具有耦合 于所述輸出電壓端子的第一輸入端子以及耦合于所述基準信號源的第二輸入 端子。
5. 如權利要求4所述的雙輸入優先級化線性穩壓器，其特征在于，還包 括連接于所述輸出電壓端子與所述第一和第二穩壓器電路的第一輸入端子之 間的分壓器。
6. 如權利要求4所述的雙輸入優先級化線性穩壓器，其特征在于，所述用于禁用第一控制電路的裝置包括差分放大器，所述差分放大器具有耦合于所 述第二電壓輸入端子的第一輸入端子、耦合于所述基準信號源和所述輸出電壓 端子的第二輸入端子、以及耦合于所述第一誤差放大器的第二輸入端子的輸出丄山順子。
7. 如權利要求6所述的雙輸入優先級化線性穩壓器，其特征在于，所述 第一穩壓器電路還包括一二極管，所述二極管具有連接于所述第一誤差放大器 的所述第二輸入端子的陽極和連接于所述差分放大器的所述輸出端子的陰極。
8. —種雙輸入優先級化線性穩壓器，包括 用于響應于未穩壓供電電壓產生已穩壓輸出電壓的第一裝置； 用于響應于已穩壓供電電壓產生已穩壓輸出電壓的第二裝置；以及 用于在所述已穩壓供電電壓大于預定的最小電壓電平時禁用所述第一裝置的第三裝置，其中所述第二裝置被實現為在所述第一裝置被禁用時產生所述 已穩壓輸出電壓。
9. 一種系統，包括 用于提供未穩壓供電電壓的裝置；包含輸入/輸出(I/O)電路系統和核心邏輯電路系統的設備； 用于響應于未穩壓供電電壓產生相對高的已穩壓供電電壓的開關穩壓器； 用于產生相對低的已穩壓電壓的雙輸入優先級化線性穩壓器，所述線性穩 壓器包括連接以接收所述未穩壓輸入電壓的第一電壓輸入端子；連接以接收所述相對高的輸入電壓第二電壓輸入端子；耦合于所述設備的I/O電路系統的輸出電壓端子；第一穩壓器電路，所述第一穩壓器電路包括耦合于所述第一電壓輸入 端子與所述輸出電壓端子之間的第一輸出器件、以及第一控制電路，所述 第一控制電路用于在所述未穩壓輸入電壓高于預定的第一最小電壓電平時控制所述第一輸出器件以在所述輸出電壓端子上產生所述已穩壓輸出 電壓；第二穩壓器電路，所述第二穩壓器電路包括耦合于所述第二電壓輸入 端子與所述輸出電壓端子之間的第二輸出器件、以及第二控制電路，所述 第二控制電路用于在所述已穩壓輸入電壓高于預定的第二最小電壓電平 時，控制所述第二輸出器件以在所述輸出電壓端子上產生所述已穩壓輸出 電壓；以及用于在所述已穩壓輸入電壓高于所述預定的第二最小電壓電平時禁 用所述第一控制電路的裝置。
全文摘要
一種LDO穩壓器包括兩個線性穩壓器電路和一在已穩壓供電電壓與未穩壓供電電壓之間偏向于使用前者來產生已穩壓輸出電壓的內部優先級邏輯機制。未穩壓供電電壓從原始電壓源被向第一輸入端子施加。已穩壓供電電壓從例如開關(例如BUCK)穩壓器向第二輸入端子施加。兩個輸出器件各自連接于第一和第二輸出端子與LDO輸出端子之間。當開關穩壓器斜升時，第一穩壓器電路使第一輸出器件提供所需的已穩壓輸出電壓。一旦已穩壓供電電壓高到足以允許穩壓，內部優先級邏輯機制禁用第一穩壓器電路，藉此由第二穩壓器電路通過第二輸出器件單獨來產生所需的已穩壓輸出電壓。
文檔編號G05F1/10GK101178607SQ20071016694
公開日2008年5月14日 申請日期2007年11月5日 優先權日2006年11月6日
發明者A·考維爾, D·W·瑞特 申請人:麥可麗股份有限公司