機床的數控系統的制作方法

專利名稱：機床的數控系統的制作方法
技術領域：
本發明涉及一種對數控機床進行控制的控制系統，具體地說，是指一種基于ARM處理器和uC/OS實時操作系統的數控系統。
背景技術：
近年來，大部分數控機床的控制系統采用單片機實現控制，但單片機的控制電路結構較復雜，如果需要實現高性能的數控系統需采用多個(塊)單片機，多個(塊)單片機的組合使用降低了系統的可靠性、穩定性，增加了成本；并且系統實現的功能比較簡單，人機交互能力差，控制精度低，從而導致了工作的效率比較低；另外，由于采用單片機進行控制，限制了控制系統的進一步改造，不便于二次開發使用。

發明內容
基于現有機床控制系統的不足，本發明公開了一種基于ARM處理器和uC/OS實時操作系統相結合的控制方式來控制機床的數控系統，該數控系統運用ARM處理器和FPGA，以及uC/OS實時操作系統的優勢，實現一種具有較高集成度和性價比的，結構簡單，能用較為經濟的組合方式實現滿足智能化要求的可再次開發使用的數控機床控制系統。
本發明的機床數控系統，采用基于ARM處理器和uC/OS實時操作系統相結合的控制方式，數控系統包括可供執行的程序和硬件電路，執行程序包括uC/OS實時操作系統、應用程序，硬件電路包括ARM處理器、FPGA、存儲器、DA轉換器、驅動電路、IO接口電路、隔離轉換電路以及系統電源電路。LCD顯示器同ARM處理器連接，控制面板同FPGA連接，基于uC/OS操作系統的數控程序在ARM處理器平臺上運行，數控系統響應來自控制面板的用戶操作，執行相應的數控加工過程，加工信息經ARM處理器處理后，下傳至FPGA和DA轉換。經DA轉換后的模擬信號輸出至變頻器的驅動電路，控制機床的主軸電機；FPGA實現的伺服驅動信號經隔離轉換后輸出至機床的伺服系統，控制機床的運動；經ARM處理后的邏輯信息經FPGA、隔離轉換后輸出至IO接口，所述的IO接口接受機床信號并將其信號經隔離轉換后反饋至FPGA，經FPGA處理后傳輸至ARM。
同現有技術相比，本發明的優點是(1)采用了具有高速性能和豐富接口資源的ARM處理器，具有集成度高，電路結構簡單的特點；(2)同時在源碼公開的實時操作系統μC/OS基礎上，建立了一個適合數控機床使用的實時操作系統，提高了系統的性能和實時響應速度，工作穩定可靠；(3)本數控系統適合用戶單位對產品加工過程中進行新功能的開發、拓展，以滿足新產品制造時的各種需要；(4)本數控系統內核小、實時性強、穩定可靠；(5)價格低廉，操作簡單，經濟適用等多方面的特點。


圖1是本發明硬件電路的功能結構框圖。
圖2是本發明數控系統功能實現的框圖。
圖3(a)是本發明ARM處理器的電路圖。
圖3(b)是本發明ARM處理器的存儲器擴展電路。
圖3(c)是本發明ARM處理器輸出信號的轉換電路。
圖4(a)是本發明FPGA電路圖。
圖4(b)是本發明FPGA輸出信號的隔離轉換電路。
圖5是本發明系統電源電路。
圖6(a)是本發明IO接口接收信息部分電路。
圖6(b)是本發明IO接口輸出信息部分電路。
圖7是本發明驅動電機電路圖。
具體實施例方式
下面將結合附圖對本發明作進行一步的詳細說明。
本發明是基于ARM處理器和uC/OS實時操作系統的一種對數控機床進行控制的數控裝置，在本發明中引入嵌入式系統技術，開發一種高性能的車床數控系統。實現數控系統的軟件框架，并完成數控系統的功能。
計算機數控系統是一種位置控制系統，其本質是根據輸入的數據段插補出理想的運動軌跡，然后輸出到執行部件，加工出需要的零件。因此，輸入、軌跡插補、伺服控制成為計算機數控系統的三個基本部分(即一般計算機控制系統的輸入—決策—輸出三個方面)，而所有這些工作由在計算機內的系統程序進行合理的組織，使整個系統有條不紊的進行工作。
本發明的數控機床的控制系統，采用ARM處理器和uC/OS的實時操作系統實現機床的控制，其執行程序的軟件平臺采用uC/OS實時操作系統，執行程序響應操作面板的操作，選擇不同的操作方式，執行相應的動作。在自動運行時系統相應執行代碼編譯、刀具補償、速度計算、插補、位置伺服的各個階段控制機床的運動；其控制裝置中的ARM處理器連接機床的LCD，FPGA連接機床的操作面板，基于uC/OS操作系統的數控程序在ARM處理器上運行，數控系統響應來自控制面板鍵盤的用戶操作，執行相應的數控加工過程，加工信息經ARM處理器處理后，下傳至FPGA和DA轉換模塊。FPGA實現脈沖信號的產生和計數、鍵盤的掃描和IO的控制，并將產生的控制信號經隔離與轉換電路傳輸至機床的伺服電機；其中DA轉換產生變頻器所需要的模擬信號，由變頻器驅動機床的主軸電機。(請參見圖1所示)在本發明中根據控制系統所需完成的功能和需求，執行程序設定了六個任務，即人機界面、數據處理、運動控制、邏輯控制、輔助控制和伺服控制，每個任務又可以劃分為更小的子模塊。(請參見圖2所示)(1)人機界面管理并完成數控系統與操作者之間的交互操作者可以通過“人機界面”輸入加工對象，設置加工過程中的有關參數，設置刀具的參數，并可以通過“人機界面”管理存儲在數控系統中的加工文件。“人機界面”還可以提供系統診斷功能，發現數據系統可能的問題，并為操作過程提供幫助。
(2)邏輯處理即PLC功能，主要完成IO點的操作和簡單的邏輯運算。
(3)運動控制運動控制使機床根據指定的指令或零件信息產生指定的運動，它主要協調各個軸的運動，為伺服處理提供精確的位置指令。
(4)輔助控制完成主軸管理、刀庫管理、故障診斷、網絡控制等。
(5)數據處理完成G代碼的編譯和刀具補償功能。
(6)伺服處理伺服處理是在給定的約束范圍內各個軸(指機床各軸)執行運動指令所有必須的方法，伺服控制一般分為開環和閉環控制，本發明兩種方式均可。
在本發明中，根據控制面板選擇不同的操作方式實現對機床的控制。數控系統為一硬件電路，其安裝在機床的顯示和鍵盤裝置的背部。硬件電路包括有ARM處理器、FPGA、內存擴展電路、DA轉換器、驅動電路、IO接口電路、隔離轉換電路、系統電源電路。(請參見圖3～7所示)(1)ARM處理器包括S3C44BOX型嵌入式CPU、時鐘、復位電路、JTAG接口和實時時鐘-RTC(Real Time Counter)電路、存儲器接口、LCD控制器、異步串口、同步串口、通用IO接口等。
時鐘采用的是6MHz外部晶體，利用ARM片內的PLL模塊，可以將CPU的運行速度提高到66MHz。ARM處理器UN2001的66、65、64端接時鐘電路，復位電路沒有使用普通的阻容復位，而是采用的復位專用芯片UN2002 IMP811T，該芯片具有電壓監視和手動復位輸入功能，當系統電源電路供電電壓小于3.08V時輸出復位信號，ARM處理器UN2001的50端接復位電路UN2002的2端，復位電路UN2002的3端接復位開關，4端接3.3V的電源。
(2)FPGA為了保存突然掉電后對FPGA中數據的丟失，專門對FPGA配置了存儲器，存儲器E使用ByteBlasterMV下載線進行燒寫，對FPGA進行在線配置和配置芯片UN3000對FPGA進行配置。其中ByteBlasterMV下載線對配置芯片UN3000進行燒寫和對FPGA進行在線配置使用的是串行JTAG鏈，對FPGA進行配置可以在不改變硬件的情況下同時對配置芯片UN3000和FPGA進行控制，也可以在燒寫配置芯片UN3000以后在上電時由配置芯片UN3000配置FPGA，大大方便了調試和使用。
配置芯片使用的是EPC2LC20芯片，該芯片實際上是串行FLASH，通過JTAG接口進行燒寫。
FPGA使用ARM處理器的外部總線進行通信，需要用到的ARM處理器的信號有16根數據線、8根地址線、讀、寫、片選、中斷。這樣總共有512字節的訪問空間。FPGA UN3001的16條數據線19、24-31、36-41、44端與ARM處理器UN2001的16條數據線D0～D15連接，8條地址線18、45-47、53-56端與ARM處理器UN2001的A0～A7連接，FPGA UN3001的17端與ARM處理器UN2001的33端連接作為FPGA對ARM處理器的中斷信號，FPGA UN3001的182、80、184、78端與ARM處理器UN2001的50、23、15、16端連接作為FPGA對ARM處理器的復位、片選、讀、寫控制信號。
(3)存儲器存儲器A NOR FLASH采用Am29LV160B，2MByte，用于存儲啟動代碼，該代碼完成對ARM處理器的初始化，存儲器B然后將基于uC/OS實時操作系統的數控系統執行程序從自身復制到存儲器C中。
存儲器B NAND FLASH采用K9F2808U，16MByte，存儲基于uC/OS實時操作系統的數控系統執行程序、及數控文件。
存儲器C SDRAM采用HY57V561620，32MByte，作為系統動態內存，用于存儲運行時的程序和常量。
存儲器D NVRAM采用DS1230W，16K字節，用于存儲機床的運行狀態參數，防止突然掉電時損失數據。
其中，ARM處理器的16條數據線D0～D15接存儲器A和存儲器C的數據線端；ARM處理器的8條數據線D0～D7接存儲器B和存儲器D的數據線端；ARM處理器的地址線A0～A19接存儲器A的A0～A19端；ARM處理器的地址線A0～A12接存儲器B的A0～A12端；ARM處理器的地址線A0～A13接存儲器D的A0～A13端。
(4)DA轉換DA轉換器采用AD7243，這是一款12位串行DA轉換器，具有多種電壓輸出范圍和多種工作模式。
為了提高模擬輸出的阻抗性能，需要使用運算放大器進行處理。由于DA轉換器輸出是0～10V電壓，所以采用射隨器電路。運放使用MC4558芯片。(如圖3(c)所示)(5)信號隔離與轉換使用了ULN2803芯片作為驅動，ULN2803芯片是8單元達林頓管驅動器，可以提供1A的電流。由于FPGA在配置前和配置的時候管腳上拉的問題，TLP521芯片輸入上拉，輸出下拉，這樣ULN2803芯片的輸入是低電平，所以他的輸出表現為關斷，可以防止繼電器的誤動作。在實現差分-單端信號轉換的時候，在輸入信號對的正極信號上要加一個110歐姆的電阻，在負級信號上加一個560歐姆的電阻。這樣可以使信號的識別能力提高。(如圖4(b)所示)(6)系統電源可以選擇器件的電源模塊有線性穩壓器和開關電源模塊兩種。線性穩壓器的特點是輸出品質好，外電路簡單，但是當輸入輸出電壓差較大時，輸出功率會受到很大影響。而開關電源模塊輸出功率受輸入輸出電壓差影響較小，但是品質差一些，外部電路也比較復雜。
因此，在本發明中使用線性穩壓器實現5V～3.3V和5V～2.5V的轉換，使用開關電源模塊實現24V～5V的轉換。線性穩壓其使用LM1085芯片，可以提供1A的輸出電流。開關電源模塊使用的是LM2575-5，效率可以達到80％。(如圖所示)(7)通訊接口作為通訊接口的RS232電平轉換使用的是UN2000 MAX3232芯片，其ARM處理器UN2001 S3C44BOX的100端接UN2000 MAX3232的11端，104端接10端，99端接12端，103端接9端，該通訊接口兼容3V～5.5V的電平，直接與3.3V的ARM處理器UN2001連接。
下面列出具體管腳的連接關系，但此連接關系不用來限制本發明權利要求所限制的范圍。
本發明的微處理器芯片采用基于ARM7TDMI內核的型號為S3C44BOX的芯片。ARM微處理器UN2001的119-124、127-136端對應連接到存儲器AUN4000的45-29端，作為存儲器A的數據信號，1-3、143-151、153-160端對應連接到存儲器A UN4000的23-25、9、16、17、48、1-5端，作為存儲器A的地址信號，17、16、15、50端對應連接到UN4000的26、11、28、12端，分別作為存儲器A的片選信號、讀寫信號和復位信號，119-124、127-136端還經10歐姆電阻連接到存儲器C UN4001的53、51、50、48、47、45、44、42、13、11、10、8、7、5、4、2端，作為存儲器B的數據信號，1-3、150、151、153-160端經22歐姆電阻連接到存儲器C UN4001的25-23、36、35、22、34-26端，作為存儲器C的地址信號，7、8、11、12、16、25、27、28端對應連接到存儲器C UN4001的17、18、15、39、16、19、37、38端，作為存儲器C的控制信號，129-136端連接到存儲器B UN4003的44-41、32-29端，作為存儲器B的數據信號，115-118端對應連接到存儲器B UN4003的7、17、16、9端，作為存儲器B的控制信號，119-124、127-136端對應連接到存儲器DUN4004的19-11端，作為存儲器D的數據信號，1-3、148-151、153-160端還連接到存儲器D UN4004的8-10、1、26、2、23、21、24、25、3-7端，作為存儲器D的地址信號，11、15、20對應連接到存儲器D UN4004的27、22、20端。
UN2001的56、58、59端對應連接到DA轉換器UN5000的3、2、4端，作為時鐘、同步、數據信號。
UN2001的129-136數據信號端和15、16、19、32、50控制信號端可以作為通訊接口。
UN2001的1-3、156-160、119-124、127-136端對應連接到FPGAUN3001的55-53、61、60、58-56、88-85、83、75-73、71-67、65-63端，作為輸入輸出信號，15、16、23、50端對應連接到FPGA UN3001的184、78、80、182端，作為控制信號。
UN2001的50、60、61、69、70端對應連接到PT2003的4-8端，91-94端是控制信號對應連接LCD接口PT2003的9-12端，95-98、111-114端是數據信號對應連接LCD接口PT2003的14-17、22-25端，99、100、103、104端是系統的兩路串行口對應連接UN2000的12、11、9、10端，42-46端經JTAG電路處理后連接到PT2005的3、9、7、5、11端，75-82端對應連接PT2002的2-9端，51端同10k電阻串聯后與電源相接，52-54端通過串聯晶振模式選擇電路的10K電阻接地，64、65端連接外部晶振電路，66端對應連接外部時鐘接口，87-89端對應連接外部RTC接口，83-85端同10Nf電容串聯后接地。
UN2001的9、47、67、125端是系統電源連接3.3V，21、34、62、86、109、138端是系統電源連接2.5V，10、22、35、48、63、73、74、90、110、126、139、152端接地，其余端子懸空。
所述的ARM微處理器是低功耗的32位核，具有豐富的接口資源，擴展了一系列完整的通用外圍器件(USB接口，RS-232接口，JTAG調試口，以及鍵盤接口和LCD接口)，使系統費用降至最低，消除了增加附加配置的需要；另外，ARM微處理器擴展了大量的內存和16M硬盤存儲空間，加快了CPU處理任務的速度，有利于系統的實時控制。
FPGA UN3001的153、4、1、50端與UN3000的11、1、3、19端與PT3000的1、3、5、9端連接，組成JTAG下載鏈，通過這個電路和FPGA的下載線PC機可以實現對UN3001的燒寫和對UN3001的配置。UN3001的52、105、155、2、156端與UN3000的8、13、4、9、2端連接組成UN3000對UN3001的配置電路，通過這個電路當系統上電時UN3000可以自動對UN3001進行配置。UN3001的153、UN3001的183端與JP3001的4端連接作為UN3001的時鐘輸入，UN3001的7-16、198-200、202-208端與控制面板PT6000的31-50連接作為控制面板上鍵盤的掃描控制信號，UN3001的57、58、60、61、63-65、67-71、73-75、83端與UN10001和UN10003的2-9端連接作為輸出控制信號，UN3001的122、125、134-136、139-144、147-150、157與PT12043和PT12044的11-18連接作為擴展輸出控制信號，UN3001的85-89、90、92-97、99、100、111端與UN9000和UN9002的2-9端連接作為輸入信號，UN3001的101-103、112、113端與UN8009的6-9、2、3端連接作為主軸編碼器和手輪編碼器的輸入信號，UN3001的114-116、119-127端與UN7001的2-7端連接作為對電機驅動器的控制信號，UN3001的126-128、131-133端與UN7000的2-7端連接作為對電機驅動器的位置指令信號。
權利要求
1.一種機床的數字控制系統，至少包含數控系統的執行程序、硬件電路，以及顯示器和控制面板，其特征在于所述的執行程序包括有uC/OS實時操作系統和基于uC/OS實時操作系統的數控應用程序，其uC/OS實時操作系統負責系統的調度和管理；其基于uC/OS實時操作系統的數控應用程序負責執行數控系統；執行程序響應控制面板的輸入/輸出指令操作；所述的硬件電路包括有一ARM處理器，負責數控系統的信息、數據的運算；一存儲器擴展電路，負責存儲上述ARM處理器的程序和數據，其中，存儲器A中存儲有系統初始化啟動代碼，存儲器B中存儲有基于uC/OS實時操作系統的數控系統執行程序及機床加工所需的數控程序，存儲器C中是動態內存，存儲有系統運行時的程序和數據，存儲器D中存儲有機床運行的狀態參數及機床、刀具參數；一FPGA，負責將上述ARM處理器輸出的位置信息輸出至機床電機的伺服系統，控制機床的運動；其輸出的邏輯信息對IO接口進行控制；一存儲器E，負責上述FPGA在掉電后的數據保存；一D/A轉換器，負責將上述ARM處理器輸出的數字信息轉換成模擬信息；一驅動電路，負責將上述D/A轉換的信息輸出至機床變頻器；一IO接口電路，負責機床和數控系統的聯通；一隔離轉換電路，負責將上述FPGA、IO接口的信息進行隔離、轉換；一系統電源電路，負責提供控制系統和繼電器所需電源；數控系統采用基于ARM處理器和uC/OS實時操作系統相結合的控制方式；LCD顯示器同ARM處理器連接，控制面板同FPGA連接，機床主軸變頻器同驅動電路連接，機床電機同隔離轉換電路連接；存儲器C中的基于uC/OS實時操作系統的數控系統執行程序在ARM處理器平臺上運行，ARM處理器響應來自控制面板的用戶操作指令，執行相應的數控加工過程；零件加工信息經ARM處理后，下傳至FPGA和DA轉換模塊；DA轉換后的模擬信號輸出至變頻器的驅動電路，控制機床的主軸電機；FPGA實現的伺服驅動信號經隔離轉換后輸出至機床的伺服系統，控制機床的運動；經ARM處理后的邏輯信息經FPGA、隔離轉換后輸出至IO接口，所述的IO接口接受機床信號并將其信號經隔離轉換后反饋至FPGA和ARM。
2.根據權利要求1所述的機床數控系統，其特征在于所述ARM處理器可選用ARM7系列或ARM9系列芯片；所述存儲器A可選用FLASH、ROM存儲器；存儲器B可選用FLASH、ROM存儲器；存儲器C可選用SRAM、SDRAM、DRAM、NVRAM、FRAM存儲器；存儲器D可選用FLASH、ROM存儲器；存儲器E可選用FLASH、ROM存儲器；所述FPGA可選用ACEX系列芯片、FLEX系列芯片、CYCLONE系列芯片、APEX系列芯片、STRATIX系列芯片；
3.根據權利要求1所述的機床數控系統，其特征在于設置有通信接口電路。
4.根據權利要求3所述的機床數控系統，其特征在于通信接口為RS232標準數據通信。
5.根據權利要求1所述的機床數控系統，其特征在于所述ARM處理器UN2001選用S3C44B0X芯片；所述存儲器A UN4000選用AM29LV160芯片，存儲器B UN4003選用K9F2808芯片，存儲器C UN4001選用HY57V561620芯片，存儲器D UN4004選用DS1230芯片，存儲器E UN3000選用EPC2LC20芯片；所述FPGA UN3001選用EP1K-QFP208-3芯片；所述DA轉換器UN5004選用AD7243芯片，其輸出值0～10V；所述驅動電路UN5000選用74HC245芯片；所述隔離轉換電路UN8009選用74HC245芯片；所述IO接口電路選用4片74HC245芯片；所述系統電源電路選用2片LM1085芯片和1片LM2575芯片，分別用于產生24V、±12V、5V電壓；其中，ARM微處理器UN2001的119-124、127-136端對應連接到存儲器AUN4000的45-29端，作為存儲器A的數據信號，1-3、143-151、153-160端對應連接到存儲器A UN4000的23-25、9、16、17、48、1-5端，作為存儲器A的地址信號，17、16、15、50端對應連接到UN4000的26、11、28、12端，分別作為存儲器A的片選信號、讀寫信號和復位信號，119-124、127-136端還經10歐姆電阻連接到存儲器C UN4001的53、51、50、48、47、45、44、42、13、11、10、8、7、5、4、2端，作為存儲器B的數據信號，1-3、150、151、153-160端經22歐姆電阻連接到存儲器C UN4001的25-23、36、35、22、34-26端，作為存儲器C的地址信號，7、8、11、12、16、25、27、28端對應連接到存儲器C UN4001的17、18、15、39、16、19、37、38端，作為存儲器C的控制信號，129-136端連接到存儲器B UN4003的44-41、32-29端，作為存儲器B的數據信號，115-118端對應連接到存儲器B UN4003的7、17、16、9端，作為存儲器B的控制信號，119-124、127-136端對應連接到存儲器DUN4004的19-11端，作為存儲器D的數據信號，1-3、148-151、153-160端還連接到存儲器D UN4004的8-10、1、26、2、23、21、24、25、3-7端，作為存儲器D的地址信號，11、15、20對應連接到存儲器D UN4004的27、22、20端；UN2001的56、58、59端對應連接到DA轉換器UN5000的3、2、4端，作為時鐘、同步、數據信號；UN2001的129-136數據信號端和15、16、19、32、50控制信號端可以作為通訊接口；UN2001的1-3、156-160、119-124、127-136端對應連接到FPGAUN3001的55-53、61、60、58-56、88-85、83、75-73、71-67、65-63端，作為輸入輸出信號，15、16、23、50端對應連接到FPGA UN3001的184、78、80、182端，作為控制信號；UN2001的50、60、61、69、70端對應連接到PT2003的4-8端，91-94端是控制信號對應連接LCD接口PT2003的9-12端，95-98、111-114端是數據信號對應連接LCD接口PT2003的14-17、22-25端，99、100、103、104端是系統的兩路串行口對應連接UN2000的12、11、9、10端，42-46端經JTAG電路處理后連接到PT2005的3、9、7、5、11端，75-82端對應連接PT2002的2-9端，51端同10k電阻串聯后與電源相接，52-54端通過串聯晶振模式選擇電路的10K電阻接地，64、65端連接外部晶振電路，66端對應連接外部時鐘接口，87-89端對應連接外部RTC接口，83-85端同10Nf電容串聯后接地；UN2001的9、47、67、125端是系統電源連接3.3V，21、34、62、86、109、138端是系統電源連接2.5V，10、22、35、48、63、73、74、90、110、126、139、152端接地；FPGA UN3001的153、4、1、50端與UN3000的11、1、3、19端與PT3000的1、3、5、9端連接，組成JTAG下載鏈，通過這個電路和FPGA的下載線PC機可以實現對UN3001的燒寫和對UN3001的配置。UN3001的52、105、155、2、156端與UN3000的8、13、4、9、2端連接組成UN3000對UN3001的配置電路，通過這個電路當系統上電時UN3000可以自動對UN3001進行配置；UN3001的153、UN3001的183端與JP3001的4端連接作為UN3001的時鐘輸入，UN3001的7-16、198-200、202-208端與控制面板PT6000的31-50連接作為控制面板上鍵盤的掃描控制信號，UN3001的57、58、60、61、63-65、67-71、73-75、83端與UN10001和UN10003的2-9端連接作為輸出控制信號，UN3001的122、125、134-136、139-144、147-150、157與PT12043和PT120441的11-18連接作為擴展輸出控制信號，UN3001的85-89、90、92-97、99、100、111端與UN9000和UN9002的2-9端連接作為輸入信號，UN3001的101-103、112、113端與UN8009的6-9、2、3端連接作為主軸編碼器和手輪編碼器的輸入信號，UN3001的114-116、119-127端與UN7001的2-7端連接作為對電機驅動器的控制信號，UN3001的126-128、131-133端與UN7000的2-7端連接作為對電機驅動器的位置指令信。
6.根據權利要求5所述的機床數控系統，其特征在于直線插補精度＜0.0003mm；圓弧插補精度＜0.0005mm；切削進給速度誤差(與設定值)＜±3％；快速移動速度誤差(與設定值)＜±10％；G04延時指令誤差＜5ms；加、減速時間常數誤差＜5ms；系統各種脈沖持續時間(與設置時間)精度誤差＜5ms。
7.根據權利要求1、5所述的機床數控系統，其特征在于可適用于車床、銑床和加工中心。
全文摘要
本發明公開了一種機床數控系統，包括可供執行的程序和硬件電路，執行程序包括uC/OS實時操作系統和基于uC/OS實時操作系統的數控應用程序，硬件電路的處理器響應來自控制面板的用戶操作，執行相應的數控加工過程，加工信息經處理器下傳至FPGA和DA轉換，經DA轉換后的模擬信號輸出至變頻器的驅動電路控制機床的主軸電機；處理器輸出的邏輯信息經FPGA、隔離轉換后輸出至IO接口，IO接口接受機床信號并將其信號經隔離轉換后反饋至FPGA，經FPGA處理后傳輸至處理器。該數控系統集高性能的ARM處理器、大規模可現場可編程門陣列FPGA和uC/OS實時操作系統于一體，是一種新型的具有高集成度、高性價比和高可靠性的全功能數控系統。
文檔編號G05B19/4097GK1570794SQ20041000909
公開日2005年1月26日 申請日期2004年5月14日 優先權日2004年5月14日
發明者王田苗, 陳友東, 魏洪興, 孫愷, 劉淼 申請人:北京博創興工科技有限公司