專利名稱：高精度irig-b碼對時解碼板的制作方法
技術領域：
本發明涉及一種高精度IRIG-B碼對時解碼板。
背景技術：
隨著用電設備和用電量的逐年增多，人們對電力系統的自動化和安全運行的要求越來越高，而電力系統的自動化和 安全運行的一個要素就是電網時間的精確和統一。近年來，隨著微機自動化裝置的普及，更加迫切的要求電網運行實現時間統一。全球定位系統具有高精度的對時功能，在電力系統得到廣泛使用。國家電網公司發布的《關于加強電力二次系統時鐘管理的通知》中就明確要求采用IRIG-B(Inter Range Instrumentation Group,美國靶場儀器組)標準碼逐步實現GPS裝置和相關系統或設備的對時。傳統的IRIG-B碼對時模塊的設計架構是基于CPLD+MCU，硬件設計比較復雜，但是本文開發的裝置采用了單一的高性能的大規模可編程門陣列(FPGA)架構，其硬件設計簡單可靠，而該模塊的關鍵點主要集中在對時信息的解碼。在變電站自動化設計中采用本文提出的改進方案可以簡化IRIG-B碼對時電路設計，提高對時的準確性及可靠性，彌補傳統對時的缺陷，通過修改程序可實現功能復用，有效的避免了功能單一，無法在線調試升級等等問題。本人通過查閱大量IRIG-B碼的相關資料，利用示波器分析波形，完成對時模塊的設計與制作，通過現場測試應用，獲得了比較滿意的使用效果。傳統的對時方法是使用低端CPU進行簡單的對時處理，采用對時脈沖加串口的方式，即在發對時脈沖的同時通過串口網絡發對時指令。但傳統方法存在很多不足一是過多的占用智能設備的資源，二是串口網絡對時存在延時，可能出現一秒的誤差，三是功能極為單一，四，性能非常不穩定，不適合變電站現場的惡劣環境。
發明內容
本發明是為避免上述已有技術中存在的不足之處，提供一種高精度IRIG-B碼對時解碼板，以實現IRIG-B碼信號的快速分析和計算并提高數據安全性。本發明為解決技術問題采用以下技術方案。高精度IRIG-B碼對時解碼板，采用6層印制電路板，其結構特點是，包括FPGA、E2PR0M、RAM、晶振、JATG 和 RESET ；所述FPGA，其觸發管腳設置為上升和下降沿觸發中斷，用于對接收到的IRIG-B碼編碼信號進行高速分析解碼，并將解碼的實時數據存儲至RAM并處理運算；所述E2PR0M，用于存儲對IRIG-B碼編碼進行對時分析解碼的程序；所述RAM，用于存儲所述FPGA解碼的實時數據運算；所述晶振，用于產生FPGA所需要的高精度時鐘脈沖信號；所述JTAG，用于在線下載程序，不需要在生產時對芯片進行燒寫然后再進行焊接；所述RESET，用于解碼板的重啟和復位。
本發明的高精度IRIG-B碼對時解碼板的結構特點也在于所述的高精度IRIG-B碼對時解碼板還包括信號輸入模塊和數據通信模塊；所述信號 輸入模塊包括B碼信號防雷電路、光隔電路、B碼信號調理電路、A/D轉換模塊與A/D控制回路、GPIO輸入電路；所述B碼信號防雷電路、光隔電路、B碼信號調理電路用于預處理B碼的異常信號并將異常信號轉換為正常信號，然后將正常信號送給FPGA處理；A/D轉換模塊與A/D控制回路用于采集12路16bit模擬數據；GPI0輸入電路用于處理開關量輸入信號;所述數據通信模塊包括RS232軟對時信號接口和IPPS硬對時信號接口，用于將FPGA解碼出B碼信號并實時發送出去。所述數據通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。與已有技術相比，本發明有益效果體現在I)本發明中采用了高速FPGA (FieId-ProgrammabIe GateArray,即現場可編程門陣列)，充分利用了 FPGA的超強并行計算的能力，可實現IRIG-B碼信號的快速分析和計算，并有用戶的參數存儲，數據安全性高；2)本發明采用基于FPGA+ADC+GPI0架構，可在不動硬件的情況下實現功能擴展和復用，不需要重新設計或修改PCB電路板；3)本發明利用IRIG-B碼快速解碼技術，實時分析處理B碼數據，準確分析出實時時間，計算速度快，精度高(小于40納秒)；4)本發明的外觀尺寸小(40. 9mmX65. 7mm),易于級聯和擴展；5)本發明采用的GPIO為多功能復用IO 口，還有RS232，SPI，LVDS等等通訊功能接口，比如在特定時間通過GPIO或通訊口控制別的裝置，或與其它裝置一起智能聯動等等，使用極靈活、方便；6)本發明可用于電力系統中的多個領域，例如繼電保護裝置，電力系統故障錄波器，電力系統故障事件記錄儀等，需要同步高速數據采集和快速實時處理的場合。該B碼對時模塊已應用在故障信息子站等多種智能變電站需要對時的裝置中，應用前景非常廣泛；7)在不動硬件的情況下可輕松實現功能復用，有效的避免了功能單一，無法在線調試升級等等問題。8)因為體積很小，采用六層印制電路板，第一、三、四、六層為信號層，第二層為GND，第四層為VCC層。本發明的高精度IRIG-B碼對時解碼板，時間誤差小于40納秒，功能非常強大，體積很小，采集高速FPGA進行解碼高速有效，具有可實現IRIG-B碼信號的快速分析和計算并提聞數據安全性、外形尺寸小和精度聞等優點。
圖I為本發明的高精度IRIG-B碼對時解碼板的結構框圖。圖2為本發明的高精度IRIG-B碼對時解碼板的核心模塊示意圖。圖3為本發明中通信中三種基本碼元示意圖。圖4為本發明的實施例中輸入的IRIG-B碼波形和IPPS硬對時秒脈沖輸出波形。圖5為本發明中的中斷程序的軟件流程示意圖。以下通過具體實施方式
，并結合附圖對本發明作進一步說明。
具體實施例方式參見圖1，高精度IRIG-B碼對時解碼板，采用6層印制電路板，包括FPGA、E2PR0M、RAM、晶振、JATG和RESET ;所述FPGA，其觸發管腳設置為上升和下降沿觸發中斷，用于對接收到的IRIG-B碼編碼信號進行高速分析解碼，并將解碼的實時數據存儲至RAM并處理運算；所述E2PR0M，用于存儲對IRIG-B碼編碼進行對時分析解碼的程序；所述RAM，用于存儲所述FPGA解碼的實時數據運算；所述晶振，用于產生FPGA所需要的高精度時鐘脈沖信號；所述JTAG，用于在線下載程序，不需要在生產時對芯片進行燒寫然后再進行焊接。所述RESET，用于解碼板的重啟和復位。所述的高精度IRIG-B碼對時解碼板還包括信號輸入模塊和數據通信模塊；所述信號輸入模塊包括B碼信號防雷電路、光隔電路、B碼信號調理電路、A/D轉換模塊與A/D控制回路、GPIO輸入電路；所述B碼信號防雷電路、光隔電路、B碼信號調理電路用于預處理B碼的異常信號并將異常信號轉換為正常信號，然后將正常信號送給FPGA處理；A/D轉換模塊與A/D控制回路用于采集12路16bit模擬數據；GPI0輸入電路用于處理開關量輸入信號；所述數據通信模塊包括RS232軟對時信號接口和IPPS硬對時信號接口，用于將FPGA解碼出B碼信號并實時發送出去。
所述數據通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。LVDS即 Low-Voltage Differential Signaling 低壓差分信號，SPI 即 Serial PeripheralInterface串行外圍設備接口，TTL即TTL邏輯電平信號通訊，GPIO即General PurposeInput Output通用輸入/輸出接口，以上均可根據需要對外界進行通訊或級聯。如圖I所示，本發明的高精度IRIG-B碼對時解碼板由I信號輸入模塊、數字模擬信號處理模塊、數據通信模塊三大部分組成。信號輸入模塊包括B碼信號防雷電路、光隔電路、B碼信號調理電路、A/D轉換模塊與A/D控制回路、GPIO輸入電路，其中B碼信號防雷電路、光隔電路、B碼信號調理電路預處理B碼一些異常信號，將正常信號送給FPGA處理；A/D轉換模塊與A/D控制回路可采集12路16bit模擬數據，用于功能擴展使用，不需要時可以不焊接，并不影響解碼功能；GPI0輸入電路可處理一些開關量輸入信號，也用于功能擴展使用。數字模擬信號處理模塊包括FPGA，E2PR0M、RAM、晶振、JTAG, RESET ；FPGA采用的是BGA封裝，它由于此FPGA的強大性能可以輕松實現B碼對時分析，它所產生的IPPS精度很高(小于40納秒)；E2PR0M用來存貯用戶數據和一些參數用，可掉電保存。晶振是25M高精度專業晶振，JTAG用于在線升級程序用。數據通信模塊包括RS232軟對時信號，IPPS硬對時信號，和LVDS、SPI、TTL、GPIO輸出備用通訊模塊；RS232軟對時信號，IPPS硬對時信號主要用于FPGA解碼出B碼信號并實時發送出去，備用通訊模塊作功能擴展或級聯時使用。高精度IRIG-B碼對時解碼板的功能、工作過程及原理為(參見圖2和圖5)I.輸入原始IRIG-B碼電平信號，經過防雷電路，過濾并卸去雷擊瞬間高電壓，防止竄入核心模塊；2.濾瞬間高電壓的電平信號再經過光隔電路，濾除雜波信號，從硬件電路上攔截非正常電平信號；3.正常電平信號直接到FPGA管腳，它先預處理是否有無效數據，如長時間是無效數據可報警并提示失星；4.處理采集來的有效IRIG-B碼數據，在對時模塊設計中，把FPGA相對應的管腳設計成上升和下降沿觸發中斷，同時啟動FPGA內部16位計數器，設置為100微秒自加一次。分別在上升沿和下降沿觸發中斷時讀出16位計數器的值，兩者之差既是脈沖寬度。IRIG碼共有四種并行二制度時間碼格式和六種串行二制度時間碼格式，其中最常用的是IRIG-B碼格式。其中以 一秒一次的的頻率發送包括日、時、分、秒等在內的時間信息，IRIG-B碼信號是每秒一幀的時間串碼，其基本的碼元是“0”、“1”、“P”(參見圖3)，每個碼元占用10毫秒的時間，一幀串碼含100個碼元。碼元對應的脈沖寬度為2毫秒、5毫秒。5.然后通過FPGA分析出O碼，I碼和P碼，然后再依次翻譯出秒、分、時、日信號信息，實時通過FPGA運算解出時鐘數據。并通過TTL電平把軟對時信號發送出去，同時還要解出IPPS硬對時信號。參見圖4，上面波形為輸入B碼，下面波形為輸出的硬對時秒脈沖信號;6.由于電力系統自動化設備在強電磁環境中連續工作，所以受到的干擾比較嚴重。因此，除了在硬件上采取光電隔離和防雷等措施外，在軟件上也增加了如下判別條件(I)如果檢查出的碼元不是“0”、“1”、“Ρ”，則認為裝置受到干擾，前面所有識別的數據無效，等待下次數據的提取。(2)當第一次對時后，內部時鐘得到更改，再次出現兩個P碼元時，由內部時鐘進行檢測，誤差應該在可接受的時間內，否則認為對時出錯，等待下次對時。中斷程序的軟件流程如圖四所示。8.如果長時間失星，軟對時信號將輸出報警信號，如果解碼成功，在軟對時接口輸出當前時間，并實時輸出硬對時IPPS信號。9.功能擴展a.如果需要AD采集模擬信號的，可在模擬接口輸入調理過模擬電壓量，并通過FPGA換算成實際電壓值，如果是電流信號可通過加精密采樣電阻也通過FPGA實時換算來實現間接采集電流值，不影響主要解碼功能。b. GPIO輸入輸出可輕松實現開入開出量的采集與控制。.LVDS、SPI、TTL通訊接口為可選功能。
權利要求
1.高精度IRIG-B碼對時解碼板，采用6層印制電路板，其特征是，包括FPGA、E2PR0M、RAM、晶振、JATG 和 RESET ； 所述FPGA，其觸發管腳設置為上升和下降沿觸發中斷，用于對接收到的IRIG-B碼編碼信號進行高速分析解碼，并將解碼的實時數據存儲至RAM并處理運算； 所述E2PR0M，用于存儲對IRIG-B碼編碼進行對時分析解碼的程序； 所述RAM，用于存儲所述FPGA解碼的實時數據運算。
所述晶振，用于產生FPGA所需要的高精度時鐘脈沖信號； 所述JTAG，用于在線下載程序，不需要在生產時對芯片進行燒寫然后再進行焊接； 所述RESET，用于解碼板的重啟和復位。
2.根據權利要求I所述的高精度IRIG-B碼對時解碼板，其特征是，還包括信號輸入模塊和數據通信模塊； 所述信號輸入模塊包括B碼信號防雷電路、光隔電路、B碼信號調理電路、A/D轉換模塊與A/D控制回路、GPIO輸入電路等電路；所述B碼信號防雷電路、光隔電路、B碼信號調理電路用于預處理B碼的異常信號并將異常信號轉換為正常信號，然后將正常信號送給FPGA處理；A/D轉換模塊與A/D控制回路用于采集12路16bit模擬數據；GPI0輸入電路用于處理開關量輸入信號； 所述數據通信模塊包括RS232軟對時信號接口和IPPS硬對時信號接口，用于將FPGA解碼出B碼信號并實時發送出去。
3.根據權利要求I和2所述的高精度IRIG-B碼對時解碼板，其特征是，所述數據通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。
全文摘要
本發明公開了一種高精度IRIG-B碼對時解碼板，包括FPGA、E2PROM、RAM、晶振、JATG和RESET；FPGA，其觸發管腳設置為上升和下降沿觸發中斷，用于對接收到的IRIG-B碼編碼信號進行高速分析解碼，并將解碼的實時數據存儲至RAM并處理運算；E2PROM，用于存儲對IRIG-B碼編碼進行對時分析解碼的程序；RAM，用于存儲FPGA解碼的實時數據運算；晶振，用于產生FPGA所需要的高精度時鐘脈沖信號；JTAG，用于在線下載程序，不需要在生產時對芯片進行燒寫然后再進行焊接；RESET，用于解碼板的重啟和復位。本發明的高精度IRIG-B碼對時解碼板，具有可實現IRIG-B碼信號的快速分析和計算并提高數據安全性、外形尺寸小和精度高等優點。
文檔編號G04G7/00GK102624391SQ20121010036
公開日2012年8月1日 申請日期2012年4月8日 優先權日2012年4月8日
發明者何鳴, 吳旻, 王成進, 王皓 申請人:安徽繼遠電網技術有限責任公司