一種信號環路檢測電路的制作方法
【專利摘要】本實用新型公開一種信號環路檢測電路，通過計數器產生特定的計數信號序列并配合巧妙的邏輯運算電路，計數信號依次為：01、00、10、11，邏輯運算電路設計為：在集成電路上電或啟動時，輸出的控制信號check_ok＝1；信號環路為完整狀態時，檢測完成后輸出的控制信號check_ok＝1；信號環路為切斷狀態時，檢測完成后輸出的控制信號check_ok＝0；僅在計數器的計數信號為11時，輸出的檢測完成信號check_ready＝1，此時輸出的控制信號check_ok有效。本實用新型可以在集成電路進行初始化信息配置時，通過檢測信號環路是否完整，進入不同的工作模式，進而選擇加載不同的配置信息。
【專利說明】
_種信號環路檢測電路
技術領域
[0001]本實用新型涉及電子電路技術領域，具體涉及例如在上電或啟動時檢測集成電路信號環路完整性的檢測電路。
【背景技術】
[0002]眾所周知，同一款芯片，由于生產工藝的細微不同，不同生產批次的芯片性能會有所差異，進而影響芯片的功能，導致芯片最終的良率很低。在測試階段，可以通過調整芯片的初始化配置參數，改善芯片的性能，提高良率。但是在使用階段，芯片的初始化配置信息不希望被更改，以免影響芯片的正常功能。這樣，我們希望在生產測試階段開放芯片初始化配置參數的修改權限，而在正常使用階段禁止對其進行修改。
[0003]—般，會通過一個控制信號來管理芯片的訪問權限。可以通過很多手段產生這樣一個控制信號，但是，最可靠、最簡單的辦法是通過一根物理信號連線的狀態來產生此控制信號。在生產測試階段保持物理信號環路完整，在芯片測試完成后，切斷此物理信號連線，使信號環路斷開。這樣，芯片內部就需要一個信號環路檢測電路，根據信號環路完整性的狀態，產生一個控制信號。
【實用新型內容】
[0004]本實用新型提供了一種信號環路檢測電路，通過檢測信號環路的斷開或連接狀態，產生相應控制信號，從而使集成電路完成不同的功能。本實用新型的目的由以下技術方案實現:
[0005]—種信號環路檢測電路，用于在上電或啟動時對集成電路信號環路完整性進行檢測，其特征在于:包括時鐘單元、計數器和邏輯運算電路;時鐘單元為計數器提供時鐘，計數器在集成電路復位完成后開始計數，依次產生:01、00、10、11的計數信號，計數器的高位計數信號check_cnt[l]作為輸出檢測信號CheCk_out提供給信號環路的輸入端;邏輯運算電路對計數器的低位計數信號check_cnt[0]、高位計數信號check_cnt[l]、所述檢測信號checkout及信號環路輸出端提供的輸入檢測信號check_in進行邏輯運算并輸出控制信號check_ok和檢測完成信號check_ready，邏輯運算電路設計為:在集成電路上電或啟動時，輸出的控制信號check_ok=l;信號環路為完整狀態時，檢測完成后輸出的控制信號check_ok= I;信號環路為切斷狀態時，檢測完成后輸出的控制信號check_ok = 0;僅在計數器的計數信號為11時，輸出的檢測完成信號check_ready = I，此時輸出的控制信號check_ok有效。
[0006]作為具體的技術方案，所述邏輯運算電路包括異或門、異或非門、或門、第一與門、第二與門及D觸發器;所述計數器的低位計數信號check_cnt[0]和高位計數信號check_cnt[I ]分別接入異或門的兩個輸入，異或非門的兩個輸入端分別接所述高位計數信號check_cnt[l]和輸入檢測信號check_in，異或門的輸出和異或非門的輸出連接或門的兩個輸入端，或門的輸出作為第一與門的一個輸入;所述時鐘單元的輸出連接D觸發器的CP端，D觸發器的Q端連接第一與門的另一個輸入，第一與門的輸出連接D觸發器的D端，D觸發器的Q端作為控制信號check_0k的輸出端；計數器的低位計數信號check_cnt[0]和高位計數信號check_cnt[ I ]分別接入第二與門，第二與門的輸出端作為檢測完成信號check_ready的輸出端。
[0007]本實用新型提供的信號環路檢測電路及方法，通過計數器產生特定的計數信號序列并配合巧妙的邏輯運算電路，當集成電路在進行初始化信息配置時，通過檢測信號環路是否完整，進入不同的工作模式，進而選擇加載不同的配置信息。
【附圖說明】
[0008]圖1為本實用新型實施例提供的信號環路檢測電路與集成電路信號環路配合的示意圖。
[0009]圖2本實用新型實施例提供的信號環路檢測電路的結構圖。
【具體實施方式】
[0010]以下結合附圖對本實用新型的實施例進行詳細說明。
[0011]如圖1及圖2所示，本實施例提供的信號環路檢測電路用于對在上電或啟動時對集成電路信號環路完整性進行檢測，包括時鐘單元、計數器和邏輯運算電路。邏輯運算電路包括異或門、異或非門、或門、第一與門、第二與門及D觸發器。
[0012]時鐘單元為計數器提供時鐘，計數器為兩位計數器，計數器的低位計數信號check_cnt[0]和高位計數信號check_cnt[l]分別接入異或門的兩個輸入，高位計數信號check_cnt[ I ]還作為輸出檢測信號check_out接入信號環路的輸入端;異或非門的兩個輸入端分別接高位計數信號check_cnt[l]和輸入檢測信號check_in，輸入檢測信號check_in由信號環路的輸出端提供;異或門的輸出和異或非門的輸出連接或門的兩個輸入端，或門的輸出作為第一與門的一個輸入，時鐘的輸出連接D觸發器的CP端，D觸發器的Q端連接第一與門的另一個輸入，第一與門的輸出連接D觸發器的D端，D觸發器的Q端作為控制信號check_ok的輸出端;計數器的低位計數信號check_cnt[0]和高位計數信號check_cnt[l]還分別接入第二與門，第二與門的輸出端作為檢測完成信號check_ready的輸出端。
[0013]上述環路檢測電路的工作原理及方法如下:
[0014]集成電路內部的環路檢測電路輸出檢測信號check_0ut，通過集成電路外圍的環路電路后，送回給檢測電路作為輸入檢測信號check_in。如果集成電路外圍的信號環路沒有斷開，那么集成電路內部的信號環路檢測電路在檢測完成后CheCk_ok=l;如果集成電路外圍的信號環路被切斷，那么集成電路內部的信號環路檢測電路在檢測完成后check_0k =
O。這樣，在集成電路測試階段保持外圍環路完整，使控制信號check_0k=l，開放集成電路初始化配置參數的修改權限;在集成電路測試完成后，切斷外圍環路，使控制信號check_0k=O，保證集成電路在使用階段初始化配置參數不被更改。
[0015]具體地，檢測電路受四個信號的控制:check_cnt[0]、check_cnt[ I ]、check_out和check_in。在集成電路上電或啟動時check_ok=l，計數器check_cnt的復位值為‘01，，在復位后check_cnt依次產生:01、00、10、11。check_cnt計數到‘11’后停止計數，表明檢測過程完成，此時檢測完成信號check_ready= I，即check_ready = check_cn[0]&check_cn[ I ]。輸出檢測信號check_out = check_cnt[ I ]，即輸出check_cnt的最高位。根據電路可知，如果check_cnt = Ol或check_cnt= 10時，信號check_cn[0]和check_cn[ I ]在通過‘異或門，和‘或門’后，送給D觸發器的值為I，使check_ok= I。這樣，在check_cnt = OI或check_cnt = 10時，檢測電路不受環路?目號check_out和check_in的影響，也就是不對彳目號環路進彳丁檢測。
[0016]如果信號環路電路沒有斷開的話，當check_cnt = 00或check_cnt= 11時，check_in = check_out。信號check_out和check_in在通過‘異或非門’和‘或門’后，送給D觸發器的值為I，使check_ok=l。
[0017]如果信號環路電路斷開的話，當(:11601^_?^ = 00或(311601^_?^ = 11時，檢測電路會對外圍環路完整性做兩次檢測ο因為check_out = check_cnt [ I ]，兩次檢測check_out信號會依次送出值O和I。因此，不論check_in信號的初始值為O或1，總有一次電路檢測時check_out/ = check_in，這樣，信號check_out和check_in在通過‘異或非門’和‘或門’后，送給D觸發器的值為0，使check_ok = 0。因為check_ok信號又反饋給D觸發器，使check_ok信號始終保持為O。
[0018]如上所述，信號環路檢測電路在上電或啟動時，通過檢測集成電路外圍信號環路的連接或斷開狀態，送出控制信號check_0k。在信號環路電路沒有斷開時，控制信號check_ok= I;在信號環路電路斷開時，控制信號check_ok = 0。檢測完成信號check_ready用來指示檢測過程有沒有完成，只有在檢測結束后，控制信號才起作用。
[0019]上述實施例僅為充分公開而非限制本實用新型，凡是依據本實用新型創新主旨且未經創造性勞動即可獲得的等效技術特征替換及增減，均應屬于本實用新型涵蓋范圍。
【主權項】
1.一種信號環路檢測電路，用于在上電或啟動時對集成電路信號環路完整性進行檢測，其特征在于:包括時鐘單元、計數器和邏輯運算電路;時鐘單元為計數器提供時鐘，計數器在集成電路復位完成后開始計數，依次產生:01、00、10、11的計數信號，計數器的高位計數信號check_cnt[l]作為輸出檢測信號CheCk_out提供給信號環路的輸入端;邏輯運算電路對計數器的低位計數信號check_cnt[0]、高位計數信號check_cnt[l]、所述檢測信號checkout及信號環路輸出端提供的輸入檢測信號check_in進行邏輯運算并輸出控制信號check_ok和檢測完成信號check_ready，邏輯運算電路設計為:在集成電路上電或啟動時，輸出的控制信號check_ok=l;信號環路為完整狀態時，檢測完成后輸出的控制信號check_ok= I;信號環路為切斷狀態時，檢測完成后輸出的控制信號check_ok = 0;僅在計數器的計數信號為11時，輸出的檢測完成信號check_ready = I，此時輸出的控制信號check_ok有效。2.根據權利要求1所述的信號環路檢測電路，其特征在于:所述邏輯運算電路包括異或門、異或非門、或門、第一與門、第二與門及D觸發器;所述計數器的低位計數信號check_cnt[O]和高位計數信號check_cnt[l]分別接入異或門的兩個輸入，異或非門的兩個輸入端分別接所述高位計數信號check_cnt[l]和輸入檢測信號check_in，異或門的輸出和異或非門的輸出連接或門的兩個輸入端，或門的輸出作為第一與門的一個輸入;所述時鐘單元的輸出連接D觸發器的CP端，D觸發器的Q端連接第一與門的另一個輸入，第一與門的輸出連接D觸發器的D端，D觸發器的Q端作為控制信號check_ok的輸出端；計數器的低位計數信號check_cnt[O]和高位計數信號check_cnt[ I ]分別接入第二與門，第二與門的輸出端作為檢測完成信號check_ready的輸出端。
【文檔編號】G01R31/28GK205450193SQ201521144361
【公開日】2016年8月10日
【申請日】2015年12月31日
【發明人】趙旺
【申請人】珠海市微半導體有限公司, 珠海市一微半導體有限公司