雙時鐘測試電路的制作方法
【技術領域】
[0001 ]本實用新型涉及一種雙時鐘測試電路。
【背景技術】
[0002]一般來說，集成電路測試技術，為了能夠高效率的測試集成電路，往往會在集成電路設計時增加可測試性電路的設計(DFT)，并利用自動測試用例產生(ATPG)的方式，產生測試用例進行晶圓級的中測。
[0003]這種測試方式要求被測試裝置(DUT)在處于測試模式時，DUT工作電路時鐘由測試儀產生的時鐘來控制，而非來源于其內部的分頻電路，這樣內部所有邏輯、時鐘與復位都可以做到外部可控制、同時外部可直接監測，具體框圖如圖1所示。
[0004]對于產生激勵(DRV)和監測信號(FB)的時序來說，每一個測試時鐘周期，測試激勵和觀測信號都會有效變化一次，并且每個測試時鐘周期都會比較一次。
[0005]但是在集成電路中測之后，往往會通過物理封裝的方式關閉DFT通道。因此在中測完成后，成品測試時，集成電路往往無法做到時鐘和復位信號在外部可直接被控制和觀測。
[0006]常見集成電路成品測試，DUT時鐘輸入通常使用實際工作時的石英晶體，或其他第三方時鐘源，以模擬DUT實際工作狀態如圖2所示。
[0007]由于測試儀與DUT沒有同步時鐘信號，因此測試儀DRV信號輸出后，需要等待一定的時間，等待DUT的有效的反饋信號，但該時間不是一個時鐘周期就可以完成的。
[0008]正是這個原因，成品測試的測試用例也為了減少測試時間而相應的減少，從而降低測試覆蓋率。如果增加測試用例，又因為測試激勵的產生、判斷和待測集成電路使用非同源時鐘，每次反饋間隔不可控，需要較多無效測試用例作為過渡，測試效率和測試覆蓋率都不尚。
【實用新型內容】
[0009]本實用新型的目的是提供一種雙時鐘測試電路，以解決測試激勵的產生、判斷和待測集成電路使用非同源時鐘，每次反饋間隔不可控，需要較多無效測試用例作為過渡，測試效率和測試覆蓋率都不高的技術問題。
[0010]為實現以上實用新型目的，本實用新型提供一種雙時鐘測試電路，包括主時鐘產生電路、激勵產生及比較電路、第一主時鐘分頻電路、第二主時鐘分頻電路；
[0011]所述主時鐘產生電路分別與第一主時鐘分頻電路以及第二主時鐘分頻電路電路連接，所述第一主時鐘分頻電路與激勵產生及比較電路電路連接。使用時，激勵產生及比較電路與被測試裝置中的工作電路電路連接，所述第二主時鐘分頻電路與被測試裝置中的控制時鐘分頻電路電路連接。
[0012]進一步地，所述激勵產生及比較電路由激勵產生電路以及信號監測電路組成；
[0013]所述第一主時鐘分頻電路分別與激勵產生電路以及信號監測電路電路連接。
[0014]進一步地，所述第一主時鐘分頻電路以及第二主時鐘分頻電路是可調分頻電路。
[0015]進一步地，所述第一主時鐘分頻電路、第二主時鐘分頻電路以及被測試裝置中的控制時鐘分頻電路之間滿足如下條件，
[0016]FdI/Fd2 = (FdI/DUTFd)*N
[0017]其中，“Fdl”表示第一主時鐘分頻電路的分頻系數，“Fdl”表示第二主時鐘分頻電路的分頻系數，“DUTFd”表示被測試裝置中的控制時鐘分頻電路的分頻系數，“N”表示時鐘周期個數。
[0018]與現有技術相比，本實用新型的有益效果是:
[0019]1.運用兩個分頻電路對主時鐘進行分頻，并分別作為激勵的驅動和被測試裝置時鐘分頻電路的控制信號的技術方案，獲得測試激勵的產生、判斷和待測集成電路使用同源時鐘，無需較多無效測試用例作為過渡，測試效率和測試覆蓋率高的技術效果；
[0020]2.運用各分頻電路之間分頻系數的關系來根據實際情況調整各分頻系數的技術方案，獲得每次反饋間隔可控的技術效果；
[0021]3.運用可調分頻電路作為第一、第二主時鐘分頻電路的技術方案，獲得了更加方便的對每次反饋間隔進行調整的技術效果。
【附圖說明】
[0022]圖1是【背景技術】中的中測的電路框圖；
[0023]圖2是【背景技術】中常見集成電路成品測試的電路框圖；
[0024]圖3是本實用新型的雙時鐘測試電路的框圖；
[0025]圖4是本實用新型的雙時鐘測試電路的另一個框圖。
[0026]圖中:
[0027]主時鐘產生電路I;
[0028]激勵產生及比較電路2;激勵產生電路201;信號監測電路202;
[0029]第一主時鐘分頻電路3;
[0030]第二主時鐘分頻電路4。
【具體實施方式】
[0031 ]下面結合附圖和具體實施例對本實用新型作進一步說明。
[0032]實施例1:
[0033]如圖3所示，本實用新型的種雙時鐘測試電路，包括主時鐘產生電路1、激勵產生及比較電路2、第一主時鐘分頻電路3、第二主時鐘分頻電路4;
[0034]第一主時鐘分頻電路3;用于對主時鐘進行分頻，并控制激勵產生及比較電路2運行；
[0035]第二主時鐘分頻電路4;用于對主時鐘進行分頻，并控制被測試裝置控制時鐘分頻電路運行；
[0036]主時鐘產生電路I分別與第一主時鐘分頻電路3以及第二主時鐘分頻電路4電路連接，第一主時鐘分頻電路3與激勵產生及比較電路2電路連接。使用時，激勵產生及比較電路2與被測試裝置中的工作電路電路連接，第二主時鐘分頻電路4與被測試裝置中的控制時鐘分頻電路電路連接；
[0037]具體來說，本實用新型通過兩組不同的分頻電路:第一主時鐘分頻電路3以及第二主時鐘分頻電路4，對主時鐘進行分頻，形成兩路分頻信號，其中一路分頻信號驅動激勵產生電路201以及信號監測電路202，另一路分頻信號作為被測試裝置(下文以“DUT”表示)控制時鐘分頻電路的驅動信號。
[0038]兩組不同的分頻電路與DUT控制時鐘分頻電路的分頻系數滿足如下條件:
[0039]FdI/Fd2 = (FdI/DUTFd)*N
[0040]其中，“Fdl”表示第一主時鐘分頻電路3的分頻系數，“Fdl”表示第二主時鐘分頻電路4的分頻系數，“DUTFd”表示DUT中的控制時鐘分頻電路的分頻系數，“N”表示時鐘周期個數。
[0041]從上述條件可以獲知，對于激勵輸出和監測信號來說，可以做到每N個時鐘周期監測一次。當N= I的時候，第一主時鐘分頻電路3的輸出頻率與DUT中的控制時鐘分頻電路的頻率就保持一致了，此時每個測試激勵都是有效激勵。
[0042]同時，由于DUT中的控制時鐘分頻電路驅動時鐘來源于第二主時鐘分頻電路4，因此在保持上述公式的前提下，減少第一主時鐘分頻電路3的分頻系數，可以調高第二主時鐘分頻電路4的分頻系數，此時可以加快測試時間，無需等待一定的時間，使得測試時間可控。
[0043]因此本方案中將矢量的產生時鐘與檢測結果矢量的時鐘分離，用高速時鐘驅動待測芯片，芯片檢測電路采用低速時鐘；可以提高芯片的測試頻率，芯片檢測電路與待測芯片的電路時鐘保持一致，這樣避免了一組激勵需要重復出現的現象，降低測試激勵的數量;大大的提高了芯片的測試效率;且單個測試例測試時間減少，則可以在單位時間增加更多測試用例，提高了測試覆蓋率。
[0044]以下舉例說明:
[0045]例如:正常工作時，電子手表驅動芯片中，DU T控制時鐘分頻電路會將輸入的32.768KHz，做32768分頻，實現IHz時鐘，驅動DUT工作電路。這樣可以使手表每I秒變化一次。假設從O點O分O秒到23點59分59秒總共需要86400次變化，則需要86400個測試激勵來驗證每一次變化。
[0046]將第二主時鐘分頻電路的頻率設置為3.2768MHz，而將第一主時鐘分頻電路輸出設置為可以驅動激勵產生電路產生10Hz頻率激勵，以及可以驅動信號監測電路產生10Hz監測信號的時鐘信號，并比對。由于第二主時鐘分頻電路設置成了正常工作頻率的100倍，因此86400個激勵只需要864秒，就可以測試完成一個24小時的計數測試。
[0047]如果采用常規測試方式，DUT外接32.768KHZ晶體，則需要使用24小時才可能完整測試。如果為了節省時間，放棄完整測試，只測試一部分，則無法滿足覆蓋率要求。
[0048]除上述實施例外，本實用新型還可以有其他實施方式，凡采用等同替換或等效變換形成的技術方案，均落在本實用新型的保護范圍內。
【主權項】
1.一種雙時鐘測試電路，包括主時鐘產生電路以及激勵產生及比較電路，其特征在于，還包括第一主時鐘分頻電路、第二主時鐘分頻電路； 所述主時鐘產生電路分別與第一主時鐘分頻電路以及第二主時鐘分頻電路電路連接，所述第一主時鐘分頻電路與激勵產生及比較電路電路連接;使用時，激勵產生及比較電路與被測試裝置中的工作電路電路連接，所述第二主時鐘分頻電路與被測試裝置中的控制時鐘分頻電路電路連接。2.如權利要求1所述的雙時鐘測試電路，其特征在于，所述激勵產生及比較電路由激勵產生電路以及信號監測電路組成； 所述第一主時鐘分頻電路分別與激勵產生電路以及信號監測電路電路連接。3.如權利要求1或2中任一所述的雙時鐘測試電路，其特征在于，所述第一主時鐘分頻電路以及第二主時鐘分頻電路是可調分頻電路。4.如權利要求3所述的雙時鐘測試電路，其特征在于，所述第一主時鐘分頻電路、第二主時鐘分頻電路以及被測試裝置中的控制時鐘分頻電路之間滿足如下條件， FdI/Fd2 =(FdI/DUTFd)*N 其中，“Fdl”表示第一主時鐘分頻電路的分頻系數，“Fdl”表示第二主時鐘分頻電路的分頻系數，“DUTFd”表示被測試裝置中的控制時鐘分頻電路的分頻系數，“N”表示時鐘周期個數。
【專利摘要】本實用新型公開了一種雙時鐘測試電路，包括主時鐘產生電路、激勵產生及比較電路、第一主時鐘分頻電路、第二主時鐘分頻電路；所述主時鐘產生電路分別與第一主時鐘分頻電路以及第二主時鐘分頻電路電路連接，所述第一主時鐘分頻電路與激勵產生及比較電路電路連接。使用時，激勵產生及比較電路與被測試裝置中的工作電路電路連接，所述第二主時鐘分頻電路與被測試裝置中的控制時鐘分頻電路電路連接。通過本實用新型能夠實現測試激勵的產生、判斷和待測集成電路使用同源時鐘，每次反饋間隔可控，無需較多無效測試用例作為過渡，測試效率和測試覆蓋率高的技術效果。
【IPC分類】G01R31/28
【公開號】CN205193232
【申請號】CN201521020482
【發明人】莊楠鍵, 孫軼群
【申請人】深圳市盛德金科技有限公司
【公開日】2016年4月27日
【申請日】2015年12月9日