電流檢測電路的制作方法
【專利摘要】本發明題為電流檢測電路。提供抑制在差動放大電路的輸入端子間產生較大的電位差，從而能夠防止輸入晶體管的劣化的電流檢測電路。差動放大電路具備將連接基極和源極的一對PMOS晶體管的源極作為輸入端子并用于限制一對PMOS晶體管的柵極－源極間電壓的鉗位電路。
【專利說明】
電流檢測電路
技術領域
[0001 ]本發明涉及檢測流過負載的負載電流的電流檢測電路。
【背景技術】
[0002]對現有的電流檢測電路進行說明。
[0003 ]圖4是專利文獻I所示的現有的電流檢測電路。現有的電流檢測電路由以下部分構成:第I電阻器201;具有與第I電阻器201相同的溫度特性的第2電阻器202;差動放大電路300 ； PMOS晶體管400 ；電阻元件500 ；以及負載600。
[0004]流過負載600的負載電流流過第I電阻器201，因第I電阻器201而產生電壓降。差動放大電路300以使第2電阻器的電壓降與第I電阻器的電壓降相等的方式控制PMOS晶體管400的柵極。由此，生成由第I電阻器201與第2電阻器202的值之比和負載電流的值決定的檢測電流，從PMOS晶體管的漏極輸出。該檢測電流流過電阻元件500，從而轉換為電壓信號而輸出。
[0005]這樣的電流檢測電路為了將電壓降抑制為較小，將電阻值較小的用于第I電阻器201。因而，差動放大電路300要求同相輸入電壓較寬，以在接近電源電壓的輸入電壓下也能正常動作。
[0006]例如，在專利文獻2公開了圖5所示的、具備同相輸入電壓范圍寬的差動放大電路的電壓檢測電路。差動放大電路300由PMOS晶體管301、302和NMOS晶體管351、352構成。
[0007]NMOS晶體管351及352的柵極共同連接，通過施加恒定的偏置電壓Vbis，作為恒流源而進行動作。PMOS晶體管301及302電流鏡連接，源極分別與差動放大電路300的同相輸入端子及反相輸入端子連接，作為差動放大電路300的輸入部而進行動作。PMOS晶體管252作為基準電壓電路而進行動作。PMOS晶體管251為輸出晶體管，電壓檢測電路檢測輸出晶體管的輸出電壓Vout。
[0008]差動放大電路300根據同相輸入端子與反相輸入端子之間的電位差，在PMOS晶體管301及302的柵極一源極間電壓產生差異，從輸出端子輸出對應于差電壓的信號VDET。
[0009]現有技術文獻專利文獻
專利文獻1:日本特開2007 — 241411號公報專利文獻2:日本特開2007 —166444號公報。
【發明內容】
[0010]發明要解決的課題
然而，在現有的電流檢測電路中，例如，在差動放大電路300的輸入端子發生接地等的異常的情況下，有可能在輸入端子之間產生過大的電位差。這樣，對差動放大電路300的輸入晶體管的柵極一源極間會施加過大的電壓。已知PMOS晶體管在高溫條件下若對柵極一源極間施加負的電壓(柵極電位一源極電位<0)，則發生Ids、Vth等特性變化的稱為NBTI的現象。由此，有差動放大電路的輸入晶體管的特性發生變化，從而產生輸入失調(offset)電壓的擔憂。其結果，存在電流檢測電路的檢測電流發生變化這一課題。
[0011]另外，在輸入晶體管為柵極耐壓低的元件的情況下，有元件特性劣化而產生輸入失調電壓的擔憂。其結果，存在電流檢測電路的檢測電流發生變化這一課題。
[0012]本發明鑒于上述課題而成，提供一種具備即使在差動放大電路的輸入端子之間產生較大的電位差也緩沖施加在輸入晶體管的柵極一源極間的過大的電壓，從而防止輸入晶體管的特性變化、劣化的差動放大電路的電流檢測電路。
[0013]用于解決課題的方案
為了解決現有的課題，本發明的電流檢測電路采用如以下的結構。
[0014]一種電流檢測電路，具備差動放大電路，該差動放大電路通過調整控制輸出晶體管的電壓來控制負載電流，從而生成基于與設置成與輸出晶體管處于串聯關系的電阻器相關聯的電壓的檢測電流，該電流檢測電路通過監視檢測電流的值來檢測負載電流的值，差動放大電路具備將連接基極(bulk)和源極的一對PMOS晶體管的源極作為輸入端子并用于限制一對PMOS晶體管的柵極一源極間電壓的鉗位電路。
[0015]發明效果
依據本發明的電流檢測電路，在差動放大電路的輸入端子之間產生過大的電位差的情況下，也能緩沖施加在差動放大電路的輸入晶體管的柵極一源極間的過大的電壓。由此，能夠防止差動放大電路的輸入晶體管的特性變化、劣化造成的輸入失調電壓的發生，從而能夠提供精度良好的電流檢測電路。
【附圖說明】
[0016]圖1是本實施方式的電流檢測電路的電路圖。
[0017]圖2是示出本實施方式的電流檢測電路的差動放大電路的一個例子的電路圖。
[0018]圖3是示出本實施方式的電流檢測電路的差動放大電路的其他例子的電路圖。
[0019]圖4是電流檢測電路的電路圖。
[0020]圖5是現有的差動放大電路的電路圖。
【具體實施方式】
[0021]以下，參照附圖，對本發明的電流檢測電路進行說明。
[0022]圖1是本實施方式的電流檢測電路的電路圖。電流檢測電路由以下部分構成:接地端子100;電源端子110;輸出端子180;具有相同的溫度特性的第I電阻器201及第2電阻器202;差動放大電路300;以及PMOS晶體管400。
[0023]第I電阻器201將一端與電源端子110連接，將另一端與差動放大電路300的第I輸入端子150和輸出晶體管401的源極連接。第2電阻器202將一端與電源端子110連接，另一端與差動放大電路300的第2輸入端子160和PMOS晶體管400的源極及基極連接。輸出晶體管401將漏極與負載600連接，并將柵極與控制端子130連接。PMOS晶體管400將柵極與差動放大電路300的輸出端子170連接，并將漏極與電流檢測電路的輸出端子180連接。
[0024]關于本實施方式的電流檢測電路，說明經由輸出晶體管401使電流從電源端子110流過負載600的高側開關的、檢測輸出晶體管401的過電流的結構。
[0025]圖2是示出本實施方式的電流檢測電路的差動放大電路的一個例子的電路圖。差動放大電路300由以下部分構成:第I輸入端子150;第2輸入端子160;輸出端子170;—對輸入晶體管301、302;第I恒流源361;第2恒流源362;以及鉗位電路310。鉗位電路310由PMOS晶體管311、312和電阻元件313構成。
[0026]輸入晶體管301將基極和源極與第I輸入端子150連接。輸入晶體管302將基極和源極與第2輸入端子160連接。第I恒流源361將一端與接地端子連接，并將另一端與輸入晶體管301的漏極和輸出端子170連接。第2恒流源362將一端與接地端子連接，并將另一端與輸入晶體管302的漏極及柵極連接。鉗位電路310將第I端子與輸入晶體管301的源極連接，將第2端子與輸入晶體管301的柵極連接，并將第3端子與第2恒流源362的另一端連接。
[0027]PMOS晶體管312將源極和基極與第I端子連接，并將柵極和漏極與PMOS晶體管311的源極和基極連接。PMOS晶體管311將柵極和漏極與第2端子連接。電阻313連接在第2端子與第3端子之間。
[0028]接著，對具備圖2的差動放大電路的電流檢測電路的動作進行說明。
[0029]在輸出晶體管401導通的狀態下，若對負載600流過負載電流則對第I電阻器201也流過相等的電流，并通過第I電阻器201的電阻值和負載電流的值而產生電壓降。差動放大電路300以使第2電阻器202的電壓降與第I電阻器201的電壓降相等的方式控制PMOS晶體管400的柵極，從而調整流過第2電阻器202的電流。其結果，取決于第I電阻器的電阻值與第2電阻器的電阻值之比和負載電流的電流值的檢測電流經由PMOS晶體管的漏極而從輸出端子180輸出。
[0030]此時，差動放大電路300的輸入晶體管301及302的柵極一源極間的電壓為Vth+Vov。因而，鉗位電路310的PMOS晶體管311和312均處于截止，因此鉗位電路310不會妨礙電流檢測動作。
[0031]如以上那樣，如果響應檢測到的負載電流的值而調整與輸出晶體管401的柵極連接的控制端子130的電壓，則能夠以使負載電流不會成為一定值以上的方式進行控制。另外，如果將控制端子130的電壓設為使輸出晶體管401截止，則能夠停止負載電流。
[0032]接著，說明差動放大電路300的第I輸入端子150接地的情況下的動作。
[0033]若設差動放大電路300的第2輸入端子160無異常且為接近電源電壓的電壓，則在第I輸入端子150與第2輸入端子160之間產生過大的電壓差。此時，輸入晶體管302的柵極和漏極連接，漏極電流成為恒流源362，因此柵極一源極間的電壓為Vth + Vov(柵極電位一源極電位<0)。因而，對輸入晶體管302的柵極一源極間不會施加過大的電壓。
[0034]另一方面，通過構成鉗位電路310的PMOS晶體管311的漏極一基極間的寄生二極管，輸入晶體管301的柵極一源極間的電壓限制在寄生二極管的正向電壓(柵極電位一源極電位>0)。因此，對輸入晶體管301的柵極一源極間不會施加過大的電壓。因而，能夠防止差動放大電路300的輸入晶體管的特性變化、劣化造成的輸入失調電壓的產生。
[0035]接著，說明差動放大電路300的第2輸入端子160接地的情況下的動作。
[0036]若設差動放大電路300的第I輸入端子150無異常且為接近電源電壓的電壓，則在第I輸入端子150與第2輸入端子160之間產生過大的電壓差。此時，輸入晶體管302的柵極和漏極連接，因此通過自身的漏極一基極間的寄生二極管而柵極一源極間的電壓限制在寄生二極管的正向電壓(柵極電位一源極電位>0)。因而，對輸入晶體管302的柵極一源極間不會施加過大的電壓。另一方面，構成鉗位電路310的PMOS晶體管311及312導通，但是由于具備限制電流的電阻元件313，輸入晶體管301的柵極一源極間的電壓限制在2X(Vth+Vov)(柵極電位一源極電位<0)。因而，對輸入晶體管301的柵極一源極間不會施加過大的電壓。因而，能夠防止差動放大電路300的輸入晶體管的特性變化、劣化造成的輸入失調電壓的產生。
[0037]如以上說明的那樣，差動放大電路300即使第I輸入端子150或第2輸入端子160接地，也不會在輸入晶體管301及302的柵極一源極間施加過大的電壓，而能夠防止輸入晶體管301及302的特性變化、劣化造成的輸入失調電壓的產生，從而能夠提供精度良好的電流檢測電路。
[0038]此外，說明了鉗位電路310中連接柵極和漏極的兩個PMOS晶體管與電阻元件串聯連接，但是串聯連接PMOS晶體管的元件數并不限于此。既可為串聯連接3個以上PMOS晶體管的結構，也可為閾值電壓高的I個PMOS晶體管。只要通常時不妨礙電流檢測電路的動作，而在異常時能夠將輸入晶體管的柵極一源極間電壓限制在期望的值以內的結構即可。
[0039]圖3是示出本實施方式的電流檢測電路的差動放大電路的其他例子的電路圖。
[0040]鉗位電路310由PMOS晶體管314和315構成。PMOS晶體管314將柵極和源極和基極與第2輸入端子160連接，并將漏極與第I輸入端子150連接。PMOS晶體管315將柵極和源極和基極與第I輸入端子150連接，并將漏極與第2輸入端子160連接。
[0041]接著，對具備圖3的差動放大電路的電流檢測電路的動作進行說明。
[0042]通常狀態的動作與具備圖2的差動放大電路的電流檢測電路相同。差動放大電路300的第I輸入端子150的電壓成為與第2輸入端子160的電壓大致相等。因而，由于構成鉗位電路310的PMOS晶體管314、315處于截止，所以不會妨礙電流檢測動作。
[0043]接著，說明差動放大電路300的第I輸入端子150接地的情況下的動作。
[0044]此時，因PMOS晶體管315的基極一漏極間的寄生二極管而第I輸入端子150與第2輸入端子160之間的電壓限制在寄生二極管的正向電壓。因而，輸入晶體管301及302的柵極一源極間的電壓成為比正向電壓更小的電壓。因而，能夠防止輸入晶體管的特性變化、劣化造成的輸入失調電壓的產生。
[0045]接著，說明差動放大電路300的第2輸入端子160接地的情況下的動作。
[0046]此時，因PMOS晶體管314的基極一漏極間的寄生二極管而第I輸入端子150與第2輸入端子160之間的電壓限制在寄生二極管的正向電壓。因而，輸入晶體管301及302的柵極一源極間的電壓成為比正向電壓更小的電壓。因而，能夠防止輸入晶體管的特性變化、劣化造成的輸入失調電壓的產生。
[0047]如以上說明的那樣，即使差動放大電路300的第I輸入端子150或第2輸入端子160接地，對輸入晶體管301及302的柵極一源極間也不會施加過大的電壓，而能夠防止輸入晶體管301及302的特性變化、劣化造成的輸入失調電壓的產生，從而能夠提供精度良好的電流檢測電路。
[0048]此外，第I電阻器201和第2電阻器202不會受電阻限制。例如，為MOS晶體管的導通電阻也能得到同樣的效果。
[0049]標號說明
100 接地端子 110 電源端子201,202 電阻器300 差動放大電路310 鉗位電路。
【主權項】
1.一種電流檢測電路，具備差動放大電路，所述差動放大電路通過調整控制輸出晶體管的電壓來控制負載電流，從而生成基于與設置成與所述輸出晶體管處于串聯關系的電阻器相關聯的電壓的檢測電流，所述電流檢測電路通過監視檢測電流的值來檢測所述負載電流的值，其特征在于， 所述差動放大電路具備將連接基極和源極的一對PMOS晶體管的源極作為輸入端子并用于限制所述一對PMOS晶體管的柵極一源極間電壓的鉗位電路。2.如權利要求1所述的電流檢測電路，其特征在于， 所述鉗位電路由連接柵極和漏極的至少一個MOS晶體管與電阻元件的串聯電路構成， 利用由所述MOS晶體管的漏極一基極間的寄生二極管及所述電阻元件限制漏極電流的所述MOS晶體管的柵極一源極間的電壓，來限制所述一對PMOS晶體管的柵極一源極間電壓。3.如權利要求1所述的電流檢測電路，其特征在于， 所述鉗位電路由連接柵極和源極和基極并且互相與另一個以相反方向并聯連接的兩個MOS晶體管構成， 利用所述兩個MOS晶體管的寄生二極管，來限制所述一對PMOS晶體管的柵極一源極間電壓。
【文檔編號】G01R19/00GK106066419SQ201610245937
【公開日】2016年11月2日
【申請日】2016年4月20日 公開號201610245937.4, CN 106066419 A, CN 106066419A, CN 201610245937, CN-A-106066419, CN106066419 A, CN106066419A, CN201610245937, CN201610245937.4
【發明人】五十嵐敦史, 大塚直央, 杉浦正一
【申請人】精工半導體有限公司