鐵道駝峰車輛減速器性能檢測系統的制作方法
【專利摘要】本發明提供一種鐵道駝峰車輛減速器性能檢測系統，其包括ARM處理器模塊等；以太網模塊、電源模塊、串口模塊都與處理器模塊連接；電源模塊、光電編碼計數模塊、DO模塊、一個DI模塊、一個PWM差分輸出模塊、AD采集模塊與處理器模塊連接；處理器模塊和處理器模塊之間通過FSMC總線連接。本發明針對鐵路交通系統中減速器長期使用過程中的制動性能變差問題，提供了一種全新的檢測方案。將數字電路設計技術、嵌入式系統技術、微機控制技術結合在一起，使得系統具備高效率、高精度、成本低、易操作的優點。該系統不僅能夠讓鐵道工作人員對失效減速器完成檢測與及時維修，而且大量數據的上傳讓鐵路系統的科研人員獲得一份豐富的數據資料。
【專利說明】
鐵道駝峰車輛減速器性能檢測系統
技術領域
[0001 ]本發明涉及一種鐵道駝峰車輛減速器性能檢測系統，屬于鐵路交通系統自動化領域。
【背景技術】
[0002]我國的減速器已誕生應用半個世紀左右。經過廣大科研人員的不懈努力，以及鐵路工作人員的精心使用和維護，減速器已成為駝峰調速系統的一個重要組成部分，在全路駝峰調車場內廣泛運用，在駝峰站場自動調速系統中發揮了不可替代的作用。然而，一些現實的問題也逐漸顯現出來，其中最為突出的便是如何判斷經長久使用的減速器是否還能處于正常工作范圍之內，否則會給鐵路車輛的位置停靠帶了不便。傳統的檢測方式就是憑借鐵路工人的傳統經驗，比如采取人工踩踏判別。一方面，由于工作人員能力有限，檢測成功率不高，另一方面，需要耗費大量的人力物力。
[0003]近年來，數字電路設計技術、嵌入式控制技術與微機控制技術相結合的趨勢成為主流，本設計充分利用三大技術的優勢，設計了一種新型減速器性能檢測系統。穩定性好，檢測效率高，成本低廉，易操作性的優點。此外，經以太網上傳的大量實時數據，不僅能讓工作人員對其性能好壞做出正確判斷，而且還讓科研人員掌握了第一手豐富的減速器相關數據。
【發明內容】
[0004]針對現有技術中的缺陷，本發明的目的是提供一種鐵道駝峰車輛減速器性能檢測系統，其使用戶可以方便的觀察和記錄相關信息數據，不需要很大的存儲設備，而且人機交互界面好。
[0005]根據本發明的一個方面，提供一種鐵道駝峰車輛減速器性能檢測系統，其特征在于，其包括一個ARM處理器模塊、一個FPGA處理器模塊、一個以太網模塊、一個第一電源模塊、一個第二電源模塊、一個光電編碼計數模塊、一個DO模塊、一個DI模塊、一個PWM差分輸出模塊、AD采集模塊、一個串口模塊，以太網模塊、第一電源模塊、串口模塊都與ARM處理器模塊連接;第二電源模塊、光電編碼計數模塊、DO模塊、DI模塊、PffM差分輸出模塊、AD采集模塊與FPGA處理器模塊連接;ARM處理器模塊和FPGA處理器模塊之間通過FSMC總線連接。
[0006]優選地，所述AD數據采集模塊對減速器的制動力進行數據采集;PffM差分輸出模塊控制驅動器驅動伺服電機;光電編碼器計數模塊測量伺服電機轉速；以太網模塊用于PC上位機和控制器系統進行數據交互;DI模塊實現多個開關量的實時獲取;DO模塊實現對外部開關量控件的控制;RS232串口模塊實現對ARM處理器的程序調試與下載;兩個電源模塊分別為兩個處理器模塊及其周圍相連模塊進行供電。
[0007]優選地，所述以太網模塊包括第十二電容、第十三電容、第十四電阻、第十五電阻、第十六接口，第十二電容的一端接PHY_3V3電壓，第十二電容的另一端接數字地;第十三電容與第十二電容并聯連接;第十四電阻的一端接PHY_3V3電壓，另一端接第十六接口的第九引腳;第十五電阻的一端接PHY_3V3電壓，另一端接第十六接口的第十二引腳;第十六接口的第一、第二、第三、第六引腳分別于物理層接口芯片連接，第四、第五引腳均與PHY_3V3電壓連接，第七引腳懸空，第八引腳接數字地，第十、第十二引腳均通過電阻接數字地，第十三、第十四引腳直接與數字地連接。
[0008]優選地，所述第一電源模塊包括第十七電容、第十八電容、第十九電壓轉換芯片、第二十電容，第十七電容的一端接P0WER_5V電壓，第十七電容的另一端接模擬地;第十八電容與第十七電容并聯連接;第二十電容的一端接第十九電壓轉換芯片的第二引腳，另一端接第十九電壓轉換芯片的第一引腳;第十九電壓轉換芯片的第三引腳接P0WER_5V電壓，第一引腳接模擬地。
[0009]優選地，所述第二電源模塊包括第二十一電容、第二十二電容、第二十三電壓轉換芯片、第二十四電容、第二十五電容、第二十六電容、第二十七電容、第二十八電壓轉換芯片、第二十九電容、第三十電容、第三i^一電容、第三十二電壓轉換芯片、第三十三電容，第二 i^一電容的一端接P0WER_5V電壓，第二 ^^一電容的另一端接模擬地;第二十二電容與第二十一電容并聯連接;第二十四電容的一端接第二十三電壓轉換芯片的第二引腳，另一端接第二十三電壓轉換芯片的第一引腳；第二十三電壓轉換芯片的第三引腳接P0WER_5V電壓，第一弓I腳接模擬地;第二十五電容的一端接P0WER_5V電壓，第二十五電容的另一端接模擬地;第二十六電容、第二十七電容與第二十五電容并聯連接;第二十九電容的一端接第二十八電壓轉換芯片的第二、第四引腳，另一端接第二十八電壓轉換芯片的第一引腳;第二十八電壓轉換芯片的第三引腳接第二十三電壓轉換芯片的第二引腳，第一引腳接模擬地;第三十電容的一端接P0WER_5V電壓，第三十電容的另一端接模擬地;第三^^一電容與第三十電容并聯連接;第三十三電容的一端接第三十二電壓轉換芯片的第二、第四引腳，另一端接第三十二電壓轉換芯片的第一引腳;第三十二電壓轉換芯片的第三引腳接P0WER_5V電壓，第一引腳接模擬地。
[0010]優選地，所述光電編碼計數模塊包括第三十四電阻、第三十五高速光耦、第三十六電容、第三十七電阻、第三十八電容、第三十九電阻、第四十驅動芯片、第四十一電阻、第四十二電容、第四十三電阻、第四十四電容、第四十五高速光耦、第四十六電阻，第三十五高速光耦的第一、第四、第七引腳懸空，外界光電脈沖PINA+通過第三十四電阻一端輸入，另一端接到第三十五高速光耦的第二引腳，外界光電脈沖的PINA-直接與第三十五高速光耦的第三引腳相連，第三十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第三十九電阻與第四十驅動芯片引腳的第一引腳連接；第三十六電容的一端接P0WER_5V另一端接數字地;第三十七電阻一端接第三十五高速光耦的第八引腳，另一端接第六引腳;第三十八電容的一端接數字地，另一端接第三十五高速光耦的第六引腳;外界光電脈沖PINB+通過第四十六電阻一端輸入，另一端輸出接到四十五高速光耦的第二引腳，夕卜界光電脈沖的PINB-直接與第四十五高速光耦的第四^^一引腳相連，第四十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第四十一電阻與第四十驅動芯片引腳的第一引腳連接;第四十四電容的一端接P0WER_5V另一端接數字地;第四十三電阻一端接第三十五高速光耦的第八引腳，另一端接第六引腳;第四十二電容的一端接數字地，另一端接第三十五高速光耦的第六引腳;第四十驅動芯片的第二引腳接數字地，第五弓I腳接FPGA_3V3，第六引腳輸出PINA，第四引腳輸出PINB。
[0011]優選地，所述DO模塊包括第四十七電阻、第四十八電阻、第四十九光耦、第五十電阻、第五十一電容、第五十二三極管、第五十三二極管、第五十四二極管、第五十五電阻、第五十六電阻，第四十九光耦第二引腳與開關量輸入連接，第一引腳經第四十八電阻與FPGA_3V3連接，第三引腳與P0WER_5V連接，第四引腳經第五十電阻接數字地;第四十七電阻一端接FPGA_3V3，另一端與第四十九光耦第二引腳連接;第五十六電阻一端接第四十九光耦第四引腳，另一端與第五十二三極管第一引腳;第五十一電容一端與第五十二三極管第一引腳連接，另一端直接接數字地;第五十五電阻一端接P0WER_5V，另一端經第五十四二極管與第五十二三極管第三引腳連接;第五十三二極管一端接P0WER_5V，另一端接第五十二三極管第三引腳。
[0012]優選地，所述DI模塊包括第五十七電阻、第五十八光耦、第五十九電阻，第五十七光耦的第一引腳經第五十七電阻與外界開關量輸入連接，第二、三引腳直接接模擬地，第四弓I腳經第五十九電阻接FPGA_3V3。
[0013]優選地，所述PWM差分輸出模塊包括第六十電阻、第七^接入電阻、第六^ 光隔、第七十光隔、第六十二電容、第六十三電容、第六十四電阻、第六十九電阻、第六十六電容、第六十八電容、第六十五差分驅動芯片、第六十七差分驅動芯片，PWM信號經第六十電阻接入第六十光隔第一引腳，第六十光隔的第六引腳與第六十二接地電容一端連接，另一端接P0WER_5V，第五引腳經第六十四電阻接P0WER_5V，第四引腳經第六十三電容接P0WER_5V，第六十六電容并接至第六十一光隔芯片的第四、第五引腳之間，第六十五差分驅動芯片、第六十七差分驅動芯片的第一引腳均與P0WER_5V相連，第六十五差分驅動芯片的第三引腳與第六十一光隔芯片的第五引腳相連，第四引腳接模擬地，第六十九電阻跨接在第七十光隔芯片的第五、第六引腳之間，第六十八電容跨接在第六十七差分驅動芯片的第三、第四引腳之間，Direct1n信號經第七十一電阻接至第七十芯片的第一引腳，第六十五差分驅動芯片的第五、第六引腳分別輸出PULSE-、PULSE+信號，第六十七差分驅動芯片的第五、第六引腳分別輸出SIGNAL-、SIGNAL+信號，其余引腳均懸空。
[0014]優選地，所述AD采集模塊包括第七十二串口，第七十三電阻、第七十五電阻、第七十八電阻、第八十二電阻、第八十五電阻、第八十六電阻、第八十七電阻、第九十二電阻、第九十四電阻、第七十六電容、第七十七電容、第七十九電容、第八十三電容、第八十四電容、第八十電容、第九十六電容、第八十八電容、第八十九電容、第七十四共模濾波器、第八i濾波放大器芯片、第九十二極管、第九十一二極管、第九十三電感、第九十五電感，第七十四共模濾波器的兩個輸出端分別經第七十五電阻和第七十八電阻連接第七十七電容的兩端，第七十七電容的一端連接接地的第七十六電容，該第七十六電容的另一端連接一個接地的第七十九電容，第七十七電容的兩端信號接入一個第八十一濾波放大器芯片的第九引腳、第十引腳；該濾波放大器芯片的第六引腳經過并聯連接的第九十六、第八十電容接地，同時，該引腳經過第九十四電阻接到12V;該第八十一濾波放大器芯片的第十一引腳經并聯連接的第八十八電容、第八十九電容、第九十二極管接地，同時該引腳經第九十二電阻與第九十三電感串聯接到-12V;第九十一極管的兩端分別與第八十一濾波放大器芯片的第十一引腳、第十二引腳連接;第八i^一濾波放大器芯片的第四引腳經第八十二電阻接P0WER_5V，第八十三電容一端接模擬地，另一端接濾波放大器芯片的第四引腳;第八十一濾波放大器芯片的第十三引腳經第八十五電阻與FPGA_3V3相連，同時經第八十四電容接數字地;第八十一濾波放大器芯片的第十五引腳、第十六、第十七引腳與FPGA處理器模塊連接，第八十一濾波放大器芯片的第三引腳直接與AD轉換芯片連接，第八十一濾波放大器芯片的第一、第二引腳通過第八十七電阻、第八十六電阻與AD轉換芯片連接;第七十三電阻跨接到第七十四共模濾波器的兩端;第八十一濾波放大器芯片的其它引腳懸空。
[0015]本發明具有如下實質性優點:本發明是一種鐵道駝峰車輛減速器性能檢測系統，與傳統檢測系統相比，該系統采用數字電路設計技術、微機控制技術、嵌入式系統技術三大技術，采取以太網進行數據的快速實時傳輸，整個系統由控制器和一臺PC機組成，配備裝有客戶端應用程序的界面，用戶可以方便的觀察和記錄相關信息數據，不需要很大的存儲設備，而且人機交互界面好。此外，控制器具有多種模式，大大提高了檢測效率。采取局域網的連接，方便工作人員進行大量控制器設備的管理工作。
【附圖說明】
[0016]圖1是鐵道駝峰車輛減速器性能檢測系統總體框圖。
[0017]圖2是本發明中以太網模塊的原理框圖。
[0018]圖3是本發明中電源模塊的原理框圖。
[0019]圖4是本發明中電源模塊的原理框圖。
[0020]圖5是本發明中光電編碼計數模塊的原理框圖。
[0021]圖6是本發明中DO模塊的原理框圖。
[0022]圖7是本發明中DI模塊的原理框圖。
[0023]圖8是本發明中PffM差分輸出模塊的原理框圖。
[0024]圖9是本發明中AD數據采集模塊原理框圖。
[0025]圖10是本發明中RS232串口模塊的原理框圖。
【具體實施方式】
[0026]下面結合附圖對本發明的優選實施作進一步詳細說明:
參見圖1，本發明鐵道駝峰車輛減速器性能檢測系統包括一個ARM處理器模塊1、一個FPGA處理器模塊2、一個以太網模塊3、一個第一電源模塊4、一個第二電源模塊5、一個光電編碼計數模塊6、一個DO模塊7、一個DI模塊8、一個P麗差分輸出模塊9、AD采集模塊10、一個串口模塊11，以太網模塊、第一電源模塊、串口模塊都與ARM處理器模塊連接;第二電源模塊、光電編碼計數模塊、DO模塊、DI模塊、PWM差分輸出模塊、AD采集模塊與FPGA處理器模塊連接;ARM處理器模塊和FPGA處理器模塊之間通過FSMC總線連接。
[0027]ARM處理器模塊I是由ARM控制芯片、時鐘電路、復位電路、以太網模塊電路、RS 2 3 2串口接口電路構成，以太網模塊用于將現場數據進行實時上傳至上位機，串口模塊為ARM處理器進行程序下載和配置調試工作，電源模塊為整個ARM處理器模塊I供電。電源模塊主要為5V-3.3V、電源轉換芯片。
[0028]FPGA處理器模塊2是由FPGA控制芯片、時鐘電路、復位電路、EPCS存儲芯片、AS接口電路、JTAG接口電路構成，DI模塊主要實現多個開關量的獲取，DO完成相應控制動作的輸出，AD采集模塊對減速器的制動力進行數據采集;PffM差分輸出模塊控制驅動器驅動伺服電機，光電編碼器計數模塊測量伺服電機轉速，電源模塊為整個控制器供電。電源模塊主要為5V-3.3V、5V-1.8V、3.3V-1.2V 電源轉換芯片。
[0029]參見圖2，所述以太網模塊包括第十二電容C12、第十三電容C13、第十四電阻R14、第十五電阻R15、第十六接口 J16，第十二電容的一端接PHY_3V3電壓，第十二電容的另一端接數字地;第十三電容與第十二電容并聯連接;第十四電阻的一端接PHY_3V3電壓，另一端接第十六接口的第九引腳;第十五電阻的一端接PHY_3V3電壓，另一端接第十六接口的第十二引腳;第十六接口的第一、第二、第三、第六引腳分別于物理層接口芯片連接，第四、第五引腳均與PHY_3V3電壓連接，第七引腳懸空，第八引腳接數字地，第十、第十二引腳均通過電阻接數字地，第十三、第十四引腳直接與數字地連接。
[0030]參見圖3，所述第一電源模塊4模塊包括第十七電容C17、第十八電容C18、第十九電壓轉換芯片Z19、第二十電容C20，第十七電容的一端接P0WER_5V電壓，第十七電容的另一端接模擬地;第十八電容與第十七電容并聯連接;第二十電容的一端接第十九電壓轉換芯片的第二引腳，另一端接第十九電壓轉換芯片的第一引腳;第十九電壓轉換芯片的第三引腳接P0WER_5V電壓，第一引腳接模擬地。
[0031]參見圖4，所述第二電源模塊5模塊包括第二^^一電容C21、第二十二電容C22、第二十三電壓轉換芯片Z23、第二十四電容C24、第二十五電容C25、第二十六電容C26、第二十七電容C27、第二十八電壓轉換芯片Z28、第二十九電容C29、第三十電容C30、第三^^一電容C31、第三十二電壓轉換芯片Z32、第三十三電容C33，第二 ^^一電容的一端接P0WER_5V電壓，第二十一電容的另一端接模擬地;第二十二電容與第二十一電容并聯連接;第二十四電容的一端接第二十三電壓轉換芯片的第二引腳，另一端接第二十三電壓轉換芯片的第一引腳;第二十三電壓轉換芯片的第三引腳接P0WER_5V電壓，第一引腳接模擬地;第二十五電容的一端接P0WER_5V電壓，第二十五電容的另一端接模擬地;第二十六電容、第二十七電容與第二十五電容并聯連接;第二十九電容的一端接第二十八電壓轉換芯片的第二、第四引腳，另一端接第二十八電壓轉換芯片的第一引腳;第二十八電壓轉換芯片的第三引腳接第二十三電壓轉換芯片的第二引腳，第一引腳接模擬地;第三十電容的一端接P0WER_5V電壓，電容的另一端接模擬地;第三i^一電容與第三十電容并聯連接;第三十三電容的一端接第三十二電壓轉換芯片的第二、第四引腳，另一端接第三十二電壓轉換芯片的第一引腳;第三十二電壓轉換芯片的第三弓I腳接P0WER_5V電壓，第一引腳接模擬地。
[0032]參見圖5，所述光電編碼計數模塊包括第三十四電阻R34、第三十五高速光耦Z35、第三十六電容C36、第三十七電阻R37、第三十八電容C38、第三十九電阻R39、第四十驅動芯片Z40、第四^^一電阻R41、第四十二電容R42、第四十三電阻R43、第四十四電容C44、第四十五高速光耦C45、第四十六電阻R46，第三十五高速光耦的第一、第四、第七引腳懸空，外界光電脈沖PINA+通過第三十四電阻一端輸入，另一端接到三十五高速光耦的第二引腳，外界光電脈沖的PINA-直接與第三十五高速光耦的第三引腳相連，第三十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第三十九電阻與第四十驅動芯片引腳的第一引腳連接;第三十六電容的一端接P0WER_5V另一端接數字地;第三十七電阻一端接第三十五高速光耦的第八引腳，另一端接第六引腳;第三十八電容的一端接數字地，另一端接第三十五高速光耦的第六引腳;外界光電脈沖PINB+通過第四十六電阻一端輸入，另一端輸出接到四十五高速光耦的第二引腳，外界光電脈沖的PINB-直接與第四十五高速光耦的第四i^一引腳相連，第四十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第四十一電阻與第四十驅動芯片引腳的第一引腳連接;第四十四電容的一端接P0WER_5V另一端接數字地;第四十三電阻一端接第三十五高速光耦的第八引腳，另一端接第六引腳;第四十二電容的一端接數字地，另一端接第三十五高速光耦的第六引腳；第四十驅動芯片的第二引腳接數字地，第五引腳接FPGA_3V3，第六引腳輸出PINA，第四引腳輸出PINB。
[0033]參見圖6，所述DO模塊包括第四十七電阻R47、第四十八電阻R48、第四十九光耦Z49、第五十電阻R50、第五^^一電容C51、第五十二三極管Z52、第五十三二極管D53、第五十四二極管D54、第五十五電阻R55、第五十六電阻R56，第四十九光耦第二引腳與開關量輸入連接，第一引腳經第四十八電阻與FPGA_3V3連接，第三引腳與P0WER_5V連接，第四引腳經第五十電阻接數字地;第四十七電阻一端接FPGA_3V3，另一端與第四十九光耦第二引腳連接；第五十六電阻一端接第四十九光耦第四引腳，另一端與第五十二三極管第一引腳;第五十一電容一端與第五十二三極管第一引腳連接，另一端直接接數字地;第五十五電阻一端接P0ffER_5V，另一端經第五十四二極管與第五十二三極管第三引腳連接;第五十三二極管一端接P0WER_5V，另一端接第五十二三極管第三引腳。
[0034]參見圖7，所述DI模塊包括第五十七電阻R57、第五十八光耦Z58、第五十九電阻R59，第五十七光耦的第一引腳經第五十七電阻與外界開關量輸入連接，第二、三引腳直接接模擬地，第四引腳經第五十九電阻接FPGA_3V3。
[0035]參見圖8，所述PffM差分輸出模塊包括第六十電阻R60、第七^^一接入電阻R71、第六i^一光隔Z61、第七十光隔Z70、第六十二電容C62、第六十三電容C63、第六十四電阻R64、第六十九電阻R69、第六十六電容C66、第六十八電容C68、第六十五差分驅動芯片Z65、第六十七差分驅動芯片Z67，PWM信號經第六十電阻接入第六十光隔第一引腳，第六十光隔的第六引腳與第六十二接地電容一端連接，另一端接P0WER_5V，第五引腳經第六十四電阻接P0ffER_5V，第四引腳經第六十三電容接P0WER_5V，第六十六電容并接至第六^^一光隔芯片的第四、第五引腳之間，第六十五差分驅動芯片、第六十七差分驅動芯片的第一引腳均與P0WER_5V相連，第六十五差分驅動芯片的第三引腳與第六^ 光隔芯片的第五引腳相連，第四引腳接模擬地，第六十九電阻跨接在第七十光隔芯片的第五、第六引腳之間，第六十八電容跨接在第六十七差分驅動芯片的第三、第四引腳之間，Direct1n信號經第七十一電阻接至第七十芯片的第一引腳，第六十五差分驅動芯片的第五、第六引腳分別輸出PULSE-、PULSE+信號，第六十七差分驅動芯片的第五、第六引腳分別輸出SIGNAL-、SIGNAL+信號，其余引腳均懸空。
[0036]參見圖9，所述AD采集模塊包括第七十二串口J72，第七十三電阻R73、第七十五電阻R75、第七十八電阻R78、第八十二電阻R82、第八十五電阻R85、第八十六電阻R86、第八十七電阻R87、第九十二電阻R92、第九十四電阻R94、第七十六電容C76、第七十七電容C77、第七十九電容C79、第八十三電容C83、第八十四電容C84、第八十電容C80、第九十六電容C96、第八十八電容C88、第八十九電容C89、第七十四共模濾波器Z74、第八^^一濾波放大器芯片Z81、第九十二極管D90、第九^^一二極管D91、第九十三電感L93、第九十五電感L95，第七十四共模濾波器的兩個輸出端分別經第七十五電阻和第七十八電阻連接第七十七電容的兩端，第七十七電容的一端連接接地的第七十六電容，該第七十六電容的另一端連接一個接地的第七十九電容，第七十七電容的兩端信號接入一個濾波放大器芯片的第九引腳、第十引腳;該濾波放大器芯片的第六引腳經過并聯連接的第九十六、第八十電容接地，同時，該引腳經過第九十四電阻接到12V;該第八十一濾波放大器芯片的第十一引腳經并聯連接的第八十八電容、第八十九電容、第九十二極管接地，同時該引腳經第九十二電阻與第九十三電感串聯接到-12V;第九十一極管的兩端分別與濾波放大器芯片的第十一引腳、第十二引腳連接;第八i^一濾波放大器芯片的第四引腳經第八十二電阻接P0WER_5V，第八十三電容一端接模擬地，另一端接第八十一濾波放大器芯片的第四引腳;第八十一濾波放大器芯片的第十三引腳經第八十五電阻與FPGA_3V3相連，同時經第八十四電容接數字地;第八i^一濾波放大器芯片的第十五引腳、第十六、第十七引腳與FPGA處理器模塊連接，第八十一濾波放大器芯片的第三引腳直接與AD轉換芯片連接，第八十一濾波放大器芯片的第一、第二引腳通過第八十七電阻、第八十六電阻與AD轉換芯片連接;第七十三電阻跨接到第七十四共模濾波器的兩端，可選擇性接入;第八十一濾波放大器芯片的其它引腳懸空。
[0037]參見圖10，所述串口模塊包括第一百零三電平轉換芯片Z103、第一百零二電容C102、第一百零一電容C101、第九十七電容C97、第九十八電容C98、第九十九電容C99、第一百串口 J100。第一百零三電平轉換芯片的第一引腳、第三引腳分別接第一百零二電容的兩端;第一百零三電平轉換芯片的第四引腳、第五引腳分別接第一百零一電容的兩端;第一百零三電平轉換芯片的第二引腳經過第九十九電容與第一百零三電平轉換芯片的第十五引腳相連，第一百零三電平轉換芯片的第十六引腳接3.3V電壓;第一百零三電平轉換芯片的第六引腳經過第九十八電容接地，第一百零三電平轉換芯片的第八、十引腳接數字地，第一百零三電平轉換芯片的第七、九引腳懸空，第一百零三電平轉換芯片的第十三、十四引腳分別與第一百串口的第三、二引腳連接，第一百串口其它引腳懸空。
[0038]本發明的工作原理是:FPGA處理器模塊2通過控制指令發送信號到PWM差分輸出模塊，通過PffM差分輸出模塊輸出信號控制伺服電機速度和方向，從而驅動活塞桿對減速器進行下壓。減速器在被下壓的過程中，通過力傳感器將減速器產生的油氣反力轉變成電壓信號，經過濾波放大后由AD采集模塊進行數據采集，再傳入FPGA處理器模塊2。在電機轉動的同時，光電編碼脈沖模塊采集電機的轉速，將轉速信號傳入FPGA處理器模塊2 JPGA處理器模塊2將采集到的力信號和速度信號經過運算處理后，可得到不同時刻所對應的減速器下壓的位移及油氣反力值，并將數值傳給ARM處理器模塊I，然后ARM處理器模塊I將接收到的數據經以太網模塊上傳至PC上位機，最終上位機完成數據的顯示和檢測結果的輸出工作。
【主權項】
1.一種鐵道駝峰車輛減速器性能檢測系統，其特征在于，其包括一個ARM處理器模塊、一個FPGA處理器模塊、一個以太網模塊、一個第一電源模塊、一個第二電源模塊、一個光電編碼計數模塊、一個DO模塊、一個DI模塊、一個PWM差分輸出模塊、AD采集模塊、一個串口模塊，以太網模塊、第一電源模塊、串口模塊都與ARM處理器模塊連接;第二電源模塊、光電編碼計數模塊、DO模塊、DI模塊、PffM差分輸出模塊、AD采集模塊與FPGA處理器模塊連接;ARM處理器模塊和FPGA處理器模塊之間通過FSMC總線連接。2.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述AD數據采集模塊對減速器的制動力進行數據采集;PWM差分輸出模塊控制驅動器驅動伺服電機;光電編碼器計數模塊測量伺服電機轉速；以太網模塊用于PC上位機和控制器系統進行數據交互;DI模塊實現多個開關量的實時獲取;DO模塊實現對外部開關量控件的控制;RS232串口模塊實現對ARM處理器的程序調試與下載;兩個電源模塊分別為兩個處理器模塊及其周圍相連模塊進行供電。3.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述以太網模塊包括第十二電容、第十三電容、第十四電阻、第十五電阻、第十六接口，第十二電容的一端接PHY_3V3電壓，第十二電容的另一端接數字地;第十三電容與第十二電容并聯連接;第十四電阻的一端接PHY_3V3電壓，另一端接第十六接口的第九引腳;第十五電阻的一端接PHY_3V3電壓，另一端接第十六接口的第十二引腳;第十六接口的第一、第二、第三、第六引腳分別于物理層接口芯片連接，第四、第五引腳均與PHY_3V3電壓連接，第七引腳懸空，第八引腳接數字地，第十、第十二引腳均通過電阻接數字地，第十三、第十四引腳直接與數字地連接。4.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述第一電源模塊包括第十七電容、第十八電容、第十九電壓轉換芯片、第二十電容，第十七電容的一端接P0WER_5V電壓，第十七電容的另一端接模擬地;第十八電容與第十七電容并聯連接;第二十電容的一端接第十九電壓轉換芯片的第二引腳，另一端接第十九電壓轉換芯片的第一引腳;第十九電壓轉換芯片的第三弓I腳接P0WER_5V電壓，第一引腳接模擬地。5.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述第二電源模塊包括第二十一電容、第二十二電容、第二十三電壓轉換芯片、第二十四電容、第二十五電容、第二十六電容、第二十七電容、第二十八電壓轉換芯片、第二十九電容、第三十電容、第三i^一電容、第三十二電壓轉換芯片、第三十三電容，第二 i^一電容的一端接P0WER_5V電壓，第二十一電容的另一端接模擬地;第二十二電容與第二十一電容并聯連接;第二十四電容的一端接第二十三電壓轉換芯片的第二引腳，另一端接第二十三電壓轉換芯片的第一引腳;第二十三電壓轉換芯片的第三引腳接P0WER_5V電壓，第一引腳接模擬地;第二十五電容的一端接P0WER_5V電壓，第二十五電容的另一端接模擬地;第二十六電容、第二十七電容與第二十五電容并聯連接;第二十九電容的一端接第二十八電壓轉換芯片的第二、第四引腳，另一端接第二十八電壓轉換芯片的第一引腳;第二十八電壓轉換芯片的第三引腳接第二十三電壓轉換芯片的第二引腳，第一引腳接模擬地;第三十電容的一端接P0WER_5V電壓，第三十電容的另一端接模擬地;第三i^一電容與第三十電容并聯連接;第三十三電容的一端接第三十二電壓轉換芯片的第二、第四引腳，另一端接第三十二電壓轉換芯片的第一引腳;第三十二電壓轉換芯片的第三弓I腳接P0WER_5V電壓，第一引腳接模擬地。6.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述光電編碼計數模塊包括第三十四電阻、第三十五高速光耦、第三十六電容、第三十七電阻、第三十八電容、第三十九電阻、第四十驅動芯片、第四十一電阻、第四十二電容、第四十三電阻、第四十四電容、第四十五高速光耦、第四十六電阻，第三十五高速光耦的第一、第四、第七引腳懸空，外界光電脈沖PINA+通過第三十四電阻一端輸入，另一端接到第三十五高速光耦的第二引腳，外界光電脈沖的PINA-直接與第三十五高速光耦的第三引腳相連，第三十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第三十九電阻與第四十驅動芯片引腳的第一引腳連接;第三十六電容的一端接P0WER_5V另一端接數字地;第三十七電阻一端接第三十五高速光親的第八引腳，另一端接第六引腳;第三十八電容的一端接數字地，另一端接第三十五高速光耦的第六引腳;外界光電脈沖PINB+通過第四十六電阻一端輸入，另一端輸出接到四十五高速光耦的第二引腳，外界光電脈沖的PINB-直接與第四十五高速光耦的第四十一引腳相連，第四十五高速光耦的第五引腳與數字地連接，第八引腳與P0WER_5V連接，第六引腳經第四十一電阻與第四十驅動芯片引腳的第一引腳連接;第四十四電容的一端接P0WER_5V另一端接數字地;第四十三電阻一端接第三十五高速光耦的第八引腳，另一端接第六引腳;第四十二電容的一端接數字地，另一端接第三十五高速光耦的第六引腳;第四十驅動芯片的第二引腳接數字地，第五引腳接FPGA_3V3，第六引腳輸出PINA，第四引腳輸出PINB。7.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述DO模塊包括第四十七電阻、第四十八電阻、第四十九光耦、第五十電阻、第五十一電容、第五十二三極管、第五十三二極管、第五十四二極管、第五十五電阻、第五十六電阻，第四十九光耦第二引腳與開關量輸入連接，第一引腳經第四十八電阻與FPGA_3V3連接，第三引腳與P0WER_5V連接，第四引腳經第五十電阻接數字地;第四十七電阻一端接FPGA_3V3，另一端與第四十九光耦第二引腳連接;第五十六電阻一端接第四十九光耦第四引腳，另一端與第五十二三極管第一引腳;第五十一電容一端與第五十二三極管第一引腳連接，另一端直接接數字地;第五十五電阻一端接P0WER_5V，另一端經第五十四二極管與第五十二三極管第三引腳連接；第五十三二極管一端接P0WER_5V，另一端接第五十二三極管第三引腳。8.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述DI模塊包括第五十七電阻、第五十八光耦、第五十九電阻，第五十七光耦的第一引腳經第五十七電阻與外界開關量輸入連接，第二、三引腳直接接模擬地，第四引腳經第五十九電阻接FPGA_3V3。9.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述PWM差分輸出模塊包括第六十電阻、第七i 接入電阻、第六i 光隔、第七十光隔、第六十二電容、第六十三電容、第六十四電阻、第六十九電阻、第六十六電容、第六十八電容、第六十五差分驅動芯片、第六十七差分驅動芯片，PWM信號經第六十電阻接入第六十光隔第一引腳，第六十光隔的第六引腳與第六十二接地電容一端連接，另一端接P0WER_5V，第五引腳經第六十四電阻接P0WER_5V，第四引腳經第六十三電容接P0WER_5V，第六十六電容并接至第六十一光隔芯片的第四、第五引腳之間，第六十五差分驅動芯片、第六十七差分驅動芯片的第一引腳均與P0WER_5V相連，第六十五差分驅動芯片的第三引腳與第六^ 光隔芯片的第五引腳相連，第四引腳接模擬地，第六十九電阻跨接在第七十光隔芯片的第五、第六引腳之間，第六十八電容跨接在第六十七差分驅動芯片的第三、第四引腳之間，Direct1n信號經第七十一電阻接至第七十芯片的第一引腳，第六十五差分驅動芯片的第五、第六引腳分別輸出HJLSE-、PULSE+信號，第六十七差分驅動芯片的第五、第六引腳分別輸出SIGNAL-、SIGNAL+信號，其余引腳均懸空。10.根據權利要求1所述的鐵道駝峰車輛減速器性能檢測系統，其特征在于，所述AD采集模塊包括第七十二串口，第七十三電阻、第七十五電阻、第七十八電阻、第八十二電阻、第八十五電阻、第八十六電阻、第八十七電阻、第九十二電阻、第九十四電阻、第七十六電容、第七十七電容、第七十九電容、第八十三電容、第八十四電容、第八十電容、第九十六電容、第八十八電容、第八十九電容、第七十四共模濾波器、第八^ 濾波放大器芯片、第九十二極管、第九十一二極管、第九十三電感、第九十五電感，第七十四共模濾波器的兩個輸出端分別經第七十五電阻和第七十八電阻連接第七十七電容的兩端，第七十七電容的一端連接接地的第七十六電容，該第七十六電容的另一端連接一個接地的第七十九電容，第七十七電容的兩端信號接入一個第八十一濾波放大器芯片的第九引腳、第十引腳;該濾波放大器芯片的第六引腳經過并聯連接的第九十六、第八十電容接地，同時，該引腳經過第九十四電阻接到12V;該第八十一濾波放大器芯片的第十一引腳經并聯連接的第八十八電容、第八十九電容、第九十二極管接地，同時該引腳經第九十二電阻與第九十三電感串聯接到-12V;第九十一極管的兩端分別與第八十一濾波放大器芯片的第十一引腳、第十二引腳連接;第八i^一濾波放大器芯片的第四引腳經第八十二電阻接P0WER_5V，第八十三電容一端接模擬地，另一端接濾波放大器芯片的第四引腳;第八十一濾波放大器芯片的第十三引腳經第八十五電阻與FPGA_3V3相連，同時經第八十四電容接數字地;第八十一濾波放大器芯片的第十五引腳、第十六、第十七引腳與FPGA處理器模塊連接，第八十一濾波放大器芯片的第三引腳直接與AD轉換芯片連接，第八十一濾波放大器芯片的第一、第二引腳通過第八十七電阻、第八十六電阻與AD轉換芯片連接;第七十三電阻跨接到第七十四共模濾波器的兩端;第八十一濾波放大器芯片的其它引腳懸空。
【文檔編號】G01M13/02GK106053057SQ201610433663
【公開日】2016年10月26日
【申請日】2016年6月18日
【發明人】苗中華, 魏成雷, 劉金磊, 徐舟舟, 劉沖, 李暉
【申請人】上海大學