半導體集成電路的試驗電路及使用其的試驗方法

半導體集成電路的試驗電路及使用其的試驗方法
【專利摘要】本發明提供半導體集成電路的試驗電路及使用其的試驗方法。可檢測從前級的邏輯電路中的最后級的組合電路到存儲電路的路徑、從存儲電路到后級的組合電路的路徑的延遲故障。試驗電路用于檢測具備包含多個時序電路的輸出控制電路、與其后級連接的組合電路和與其后級連接的存儲電路、從存儲電路后級的組合電路的半導體集成電路的延遲故障，將多個時序電路中的第一時序電路的輸出的預定的處理的結果輸入到第一時序電路，以時鐘的預定的交替，根據預定處理的結果，經由組合電路使預定的數據存儲于存儲電路，預定的時鐘在預定的交替后進行奇數次交替后的接下來的交替中，從存儲電路中讀取數據，將數據與第一狀態比較，基于比較結果進行延遲故障的檢測。
【專利說明】
半導體集成電路的試驗電路及使用其的試驗方法
技術領域
[0001]本發明涉及半導體集成電路的試驗電路及使用其的試驗方法，特別涉及用于檢測半導體集成電路的延遲故障的試驗電路及使用其的試驗方法。
【背景技術】
[0002]半導體集成電路一般是由存儲電路和邏輯電路構成，所述存儲電路由ROM、閃存、SRAM、DRAM等存儲元件構成，所述邏輯電路由觸發器等時序電路和組合電路構成。為了保持、提高上述半導體集成電路的品質，重要的是將邏輯電路、存儲電路中的規格外的遲延作為延遲故障檢測出來。例如，作為用于檢測該邏輯電路的延遲故障的試驗，已知有掃描測試，另外，作為用于檢測該存儲電路的延遲故障的試驗，已知有存儲器BIST(Built InSelfTest:內建自測試)。
[0003]在掃描測試中，使用預先設置在半導體集成電路的邏輯電路內的掃描路徑。即，在掃描測試中，試驗裝置經由掃描路徑將輸出控制電路內的時序電路設定為預定的狀態。預定的狀態以如下方式設置:在將配置在組合電路的前級的時序電路的狀態傳遞到配置在后級的時序電路的情況下，使該時序電路的狀態變化。試驗裝置在將時序電路設定為預定的狀態之后，以實際動作的頻率使組合電路動作，經由組合電路使配置在組合電路的前級的時序電路的狀態傳遞到配置在后級的時序電路，進一步經由掃描路徑提取后級的時序電路的狀態，判斷該提取的時序電路的狀態是否與預定的預期值一致。由此，試驗裝置檢測邏輯電路的延遲故障。
[0004]另一方面，在存儲器BIST中，使用預先設置在半導體集成電路內的專用電路。即，在存儲器BIST中，試驗裝置使用專用電路，以實際動作速度將測試數據寫入到存儲電路，之后讀取該寫入的測試數據，判斷該讀取的測試數據是否與預定的預期值一致，由此檢測存儲電路的延遲故障。
[0005]然而，在像上述那樣的特化了邏輯電路或存儲電路中的任一個延遲故障的檢測的試驗中，無法進行從邏輯電路到存儲電路的路徑、從存儲電路到邏輯電路的路徑的延遲故障的檢測。即，為了檢測從邏輯電路到存儲電路的路徑、從存儲電路到邏輯電路的路徑的延遲故障，在試驗期間需要使這2個電路同時動作，但上述試驗是以僅使特化的任一電路動作的方式設計的，對于使2個電路同時動作沒有任何考慮。
[0006]因此，例如像下述專利文獻I中公開那樣，提出了用于檢測從邏輯電路到存儲電路的路徑的延遲故障的半導體裝置。即，下述專利文獻中公開的半導體裝置通過將來自配置在內存宏的前級的輸入側的測試專用邏輯電路的輸出暫時獲取到掃描觸發器，向內存宏輸出該掃描觸發器的輸出，能夠進行從該掃描觸發器到內存宏的路徑的延遲故障的檢測。
[0007]現有技術文獻
[0008]專利文獻
[0009]專利文獻I:日本特開2010-197149號公報

【發明內容】

[0010]技術問題
[0011]然而，在如上所述的專利文獻I中公開的半導體裝置是將內存宏的前級的輸入側的測試專用邏輯電路的輸出暫時獲取到掃描觸發器，將該獲取的數據從掃描觸發器輸出到內存宏，因此對于從內存宏的前級的輸入側用戶邏輯電路中的最后級的組合電路到內存宏的路徑的延遲故障，依然無法檢測，作為半導體集成電路中的邏輯電路與存儲電路的連接部分的延遲故障的檢測是不充分的。
[0012]因此，本發明的目的在于提供能夠檢測從半導體集成電路的前級的邏輯電路中的最后級的組合電路到存儲電路的路徑以及從存儲電路到后級的組合電路的路徑的延遲故障的試驗電路。
[0013]技術方案
[0014]用于解決上述課題的本發明構成為包括以下的技術特征或者發明特定事項。
[0015]S卩，根據上述觀點的本發明是一種試驗電路，其為了檢測半導體集成電路的延遲而設置在所述半導體集成電路中，所述試驗電路具備包含多個時序電路的第一輸出控制電路、與所述第一輸出控制電路的后級連接的第一組合電路以及與所述第一組合電路的后級連接的存儲電路，所述試驗電路構成為:上述試驗電路在與上述半導體集成電路連接的試驗裝置的控制之下，對上述多個時序電路中的、經由上述第一組合電路到達上述存儲電路的地址端子的第一時序電路的輸出進行預定的處理，將處理的結果輸入到上述第一時序電路，在輸入到上述多個時序電路和上述存儲電路的預定的時鐘的預定的交替時刻進行上述預定的處理，根據處理的結果，經由上述第一組合電路使預定的數據存儲到上述存儲電路中，上述預定的時鐘在上述預定的交替時刻后進行奇數次交替之后的接下來的交替時刻，從上述存儲電路中讀取上述存儲的數據作為上述半導體集成電路的延遲故障的結果。
[0016]由此，試驗電路在對存儲電路存儲預定的數據的交替時刻之后，使預定的時鐘交替奇數次，從而對到達存儲電路的第一時序電路的輸出進行預定的處理。接著，試驗電路通過在交替奇數次之后的交替時刻從存儲電路中讀取預定的數據，由此到達存儲電路的第一時序電路的輸出的邏輯與對存儲電路存儲預定的數據時的邏輯一致，因此能夠檢測從第一輸出控制電路經由第一組合電路到達存儲電路的路徑的延遲故障。
[0017]在此，可以是上述多個時序電路以串聯的方式連接，上述試驗電路在將上述預定的處理的結果輸入到上述第一時序電路之前，向最前級的上述時序電路輸入預定的測試圖案，基于上述預定的時鐘使上述測試圖案從上述最前級的時序電路傳遞到最后級的上述時序電路。
[0018]由此，試驗電路在將預定的處理的結果輸入到第一時序電路之前，能夠將多個時序電路的各狀態設定為根據預定的測試圖案的狀態。
[0019]此外，可以是上述試驗電路在向上述最前級的時序電路輸入上述預定的測試圖案之前，將上述預定的時鐘的頻率設定為第一頻率，使上述預定的測試圖案從上述最前級的時序電路傳遞到上述最后級的時序電路之后，將上述預定的時鐘的頻率設定為比上述第一頻率高的第二頻率。
[0020]由此，試驗電路通過具有比輸入預定的測試圖案時的頻率，即第一頻率高的頻率的第二頻率的預定的時鐘使預定的數據存儲在存儲電路中，能夠使預定的時鐘交替奇數次，從該存儲電路中讀取預定的數據。
[0021]另外，可以是上述半導體集成電路還具備與上述存儲電路的后級連接的第二組合電路以及與上述第二組合電路的后級連接且包含上述多個時序電路的第二輸出控制電路，上述試驗電路基于上述預定的時鐘，經由上述第二組合電路并利用上述第二輸出控制電路的時序電路鎖存從上述存儲電路中讀取的數據，基于上述預定的時鐘使上述第二輸出控制電路的時序電路鎖存的數據傳遞到上述最后級的時序電路。
[0022 ]由此，試驗電路能夠通過第二輸出控制電路的時序電路鎖存從存儲電路中讀取的數據，將該鎖存的數據經由第二輸出控制電路的時序電路輸出到外部。
[0023]另外，上述預定的處理可以是邏輯非處理。
[0024]此外，根據另一個觀點的本發明是一種試驗方法，在試驗裝置的控制下，用于檢測具備包含多個時序電路的第一輸出控制電路、與上述第一輸出控制電路的后級連接的第一組合電路以及與上述第一組合電路的后級連接的存儲電路的半導體集成電路的延遲故障，包括:將對于上述多個時序電路中的、第一時序電路的輸出的預定的處理的結果輸入到上述第一時序電路;在輸入到上述多個時序電路和上述存儲電路的預定的時鐘的預定的交替時刻，根據上述預定的處理的結果，經由上述第一組合電路使預定的數據存儲在上述存儲電路中；上述預定的時鐘在上述預定的交替時刻后交替奇數次后的接下來的交替時刻，從上述存儲電路中讀取上述存儲的數據；以及判斷從上述存儲電路中讀取的數據是否是表示預期值的第一狀態，基于該判斷的結果進行延遲故障的檢測。
[0025]由此，試驗裝置通過在對存儲電路存儲預定的數據的交替時刻之后，使預定的時鐘交替奇數次，從而對到達存儲電路的第一時序電路的輸出的邏輯進行預定的處理。接下來，試驗電路通過在交替奇數次之后的交替時刻從存儲電路中讀取預定的數據，從而到達存儲電路的第一時序電路的輸出的邏輯與對存儲電路存儲預定的數據時的邏輯一致，因此能夠檢測從第一輸出控制電路經由第一組合電路到達存儲電路的路徑的延遲故障。
[0026]此外，根據另一觀點的本發明是一種程序，用于檢測半導體集成電路的延遲故障，上述半導體集成電路具備包含多個時序電路的第一輸出控制電路、與上述第一輸出控制電路的后級連接的第一組合電路以及與上述第一組合電路的后級連接的存儲電路，上述程序在試驗裝置路的控制裝置中實現如下功能:將對于上述多個時序電路中的、第一時序電路的輸出的預定的處理的結果輸入到上述第一時序電路中的功能;在輸入到上述多個時序電路和上述存儲電路的預定的時鐘的預定的交替時刻，根據上述預定的處理的結果，經由上述第一組合電路將預定的數據存儲在上述存儲電路中的功能;在上述預定的時鐘在上述預定的交替時刻后交替奇數次后的接下來的交替時刻，從上述存儲電路中讀取上述存儲的數據的功能；以及判斷從上述存儲電路中讀取的數據是否是表示預期值的第一狀態，基于該判斷的結果進行延遲故障的檢測的功能。
[0027]由此，試驗裝置通過在對存儲電路存儲預定的數據的交替時刻之后，使預定的時鐘交替奇數次，從而對到達存儲電路的第一時序電路的輸出進行預定的處理。接下來，試驗裝置通過在交替奇數次后的交替時刻從存儲電路中讀取預定的數據，從而到達存儲電路的第一時序電路的輸出的邏輯與對存儲電路存儲預定的數據時的邏輯一致，因此能夠檢測從第一輸出控制電路經由第一組合電路到達存儲電路的路徑的延遲故障。
[0028]發明效果
[0029]根據本發明，試驗電路能夠檢測從前級的邏輯電路中的最后級的組合電路到達存儲電路的路徑和從存儲電路到達后級的組合電路的路徑的延遲故障。
【附圖說明】
[0030]圖1是表示本發明的一個實施方式的半導體試驗系統的簡要構成的一個例子的圖。
[0031]圖2是表示本發明的一個實施方式的半導體集成電路的構成的一個例子的圖。
[0032]圖3是表示本發明的一個實施方式的半導體集成電路的時鐘生成電路的構成的一個例子的圖。
[0033]圖4是表示本發明的一個實施方式的半導體集成電路的輸出控制電路的構成的一個例子的圖。
[0034]圖5是表示本發明的一個實施方式的半導體集成電路的輸出控制電路的構成的一個例子的圖。
[0035]圖6是表示本發明的一個實施方式的半導體試驗裝置進行用于檢測半導體集成電路的延遲故障的試驗的動作的流程圖。
[0036]圖7是表示本發明的一個實施方式的半導體集成電路的各種信號的變化的時序圖。
[0037]符號說明
[0038]1:半導體集成電路
[0039]10:半導體集成電路
[0040]11:時鐘生成電路
[0041]111:PLL 電路
[0042]112:時鐘濾波器
[0043]113、114:選擇電路
[0044]12:輸出控制電路
[0045]121:選擇電路
[0046]122:時序電路
[0047]13:組合電路
[0048]131:邏輯電路
[0049]14:輸出控制電路
[0050]141:邏輯非電路[0051 ] 142:選擇電路
[0052]15:選擇電路
[0053]16:存儲電路
[0054]100:試驗電路
[0055]20:半導體試驗裝置
[0056]21:接口裝置
[0057]22:控制裝置
[0058]221:處理器模塊
[0059]222:存儲器模塊
[0060]23:比較器[0061 ]24:存儲裝置
【具體實施方式】
[0062]接下來，參照附圖對本發明的實施方式進行說明。
[0063]圖1是表示本發明的一個實施方式的半導體試驗系統的簡要構成的一個例子的圖。如該圖所示，本實施方式的半導體試驗系統I構成為例如包括半導體集成電路10和半導體試驗裝置20。
[0064]作為試驗對象的半導體集成電路10例如是形成在晶片上的多個芯片(S卩，ASIC:applicat1n specific integrated circuit:專用集成電路)中的一個，或者是經模切的芯片等，但不限于此。半導體集成電路10被載置在例如未圖示的預定的載置臺上，在半導體試驗裝置20的控制下進行動作。半導體集成電路10基于從半導體試驗裝置20輸入的系統時鐘SCLK，對從半導體試驗裝置20輸入的輸入信號IN(I)?IN(n)進行處理，將該處理結果作為輸出信號OUT(I)?OUT(n)輸出到外部。另外，將半導體集成電路10切換到根據從半導體試驗裝置20輸入的各種模式切換信號的動作模式。作為模式切換信號，例如有進行測試模式的有效/無效的切換的測試信號TEST、進行掃描模式的有效/無效的切換的掃描控制信號SCCNT和進行實際動作試驗模式的有效/無效的切換的實際動作信號ATSPD。
[0065]如果半導體集成電路10通過半導體試驗裝置20將測試模式切換為有效，則使存儲電路的動作有效化。應予說明，在測試模式為無效的情況下，存儲電路的動作的有效化根據輸入信號IN(I)?IN(n)來確定。另外，如果半導體集成電路10通過半導體試驗裝置20將掃描模式切換為有效，則構建從掃描輸入端子sci，經由以串聯的方式連接時序電路(例如，觸發器)的路徑而到達掃描輸出端子SC0的掃描路徑。半導體集成電路10在掃描模式為有效的情況下，基于系統時鐘SCLK設定將時序電路的狀態設定成根據輸入到掃描輸入端子sci的掃描輸入信號SCIN的數據，并且將該時序電路的狀態作為掃描輸出信號SCOUT從掃描輸出端子SC0輸出到半導體試驗裝置20。另外，半導體集成電路10通過半導體試驗裝置20將實際動作試驗模式切換為有效時，以能夠檢測存儲電路及與其前后級連接的組合電路和時序電路的延遲故障的方式構建內部的電路。
[0066]半導體試驗裝置20例如是LSI測試器、評估板等。其控制半導體集成電路10的動作，執行用于檢測半導體集成電路10的延遲故障的試驗。半導體試驗裝置20構成為包括例如接口裝置21、控制裝置22、比較器23和存儲裝置24。
[0067]接口裝置21包括例如載置半導體集成電路10并用于與控制裝置22電連接的機構。將從控制裝置22輸出的各種信號經由接口裝置21輸出到半導體集成電路10，另外，將從半導體集成電路1輸出的掃描輸出信號SCOUT輸出到比較器23。
[0068]控制裝置22可以由已知的計算設備構成，例如構成為包括處理器模塊221、作為處理器模塊221的主存儲裝置的存儲器模塊222以及控制與包括處理器模塊221的各種組件的數據交換的芯片組223。控制裝置22根據從存儲裝置24中讀取的測試程序，在處理器模塊221的控制下確定半導體集成電路10的動作，進行該動作的控制。具體而言，控制裝置22經由接口裝置21將系統時鐘SCLK、輸入信號IN(I)?IN(n)、測試信號TEST、掃描控制信號SCCNT、掃描輸入信號SCIN以及實際動作信號ATSH)輸出到半導體集成電路10，對此進行響應并將表示從半導體集成電路10輸出的掃描輸出信號SCOUT的狀態的預期值的評價信號VAL輸出到比較器23，將從比較器23輸出的結果信號RESULT所示的試驗結果輸出到存儲裝置24。
[0069]比較器23例如根據從控制裝置22輸出的評價信號VAL來判斷從半導體集成電路10經由接口裝置21輸出的掃描輸出信號SCOUT的狀態與從控制裝置22輸出的評價信號VAL所示的預期值是否一致，將該判斷結果作為結果信號RESULT輸出到控制裝置22。
[0070]存儲裝置24例如存儲表示控制裝置22對半導體集成電路10實施的延遲故障的試驗的控制內容的測試程序和測試數據。另外，存儲裝置24例如存儲用于檢測從控制裝置22輸出的對半導體集成電路10實施的延遲故障的試驗的結果。
[0071]如上構成的半導體試驗系統I在半導體試驗裝置20的控制下進行對于半導體集成電路10的試驗。即，半導體試驗系統I使半導體集成電路10的測試模式和掃描模式有效化，將半導體集成電路10的時序電路設定成預定的狀態。接下來，半導體試驗系統I使半導體集成電路10的掃描模式無效化。半導體試驗系統I通過使半導體集成電路10在實際動作中動作來進行延遲故障的檢測，之后再次使掃描模式有效化。然后，半導體試驗系統I判斷時序電路的狀態與預期值是否一致，將該判斷的結果存儲到存儲裝置24。這樣，半導體試驗系統I能夠對半導體集成電路10執行用于檢測延遲故障的試驗。
[0072]圖2是表示本發明的一個實施方式的半導體集成電路的構成的一個例子的圖。如該圖所示，本實施方式的半導體集成電路10構成為包括時鐘生成電路U、輸出控制電路12
(1)和12(2)及14、組合電路13(1)?13(3)、選擇電路15以及存儲電路16。
[0073]時鐘生成電路11根據從半導體試驗裝置20輸出的掃描控制信號SCCNT選擇從半導體試驗裝置20輸出的系統時鐘SCLK和基于系統時鐘SCLK在內部生成的時鐘中的任一個，并輸出該選擇的結果。具體而言，時鐘生成電路11在掃描控制信號SCCNT表示例如“有效”的情況下，選擇系統時鐘SCLK，另一方面，在掃描控制信號SCCNT表示例如“無效”的情況下，選擇基于系統時鐘SCLK而在內部生成的時鐘，將該選擇的結果輸出到輸出控制電路12(1)和12
(2)及14以及存儲電路16。另外，時鐘生成電路11在掃描控制信號SCCNT表示“無效”且從半導體試驗裝置20輸出的測試信號TEST表示“有效”的情況下，在以預定的交替次數輸出在內部生成的時鐘之后，停止時鐘的輸出。
[0074]輸出控制電路12包括觸發器等多個時序電路。輸出控制電路12在輸入到掃描控制端子sc的掃描控制信號SCCNT表示例如“無效”的情況下，基于輸入到時鐘端子ck的時鐘CLK，利用各時序電路鎖存從前級的電路輸入到輸入端子il?in的信號，并且將該鎖存了的信號從輸出端子ο I?on輸出到后級的電路。另一方面，輸出控制電路12在例如掃描控制信號SCCNT表示“有效”的情況下，作為使經由各時序電路而輸入到移位輸入端子sf i的信號從移位輸出端子sfo輸出的移位寄存器發揮作用。輸出控制電路12在作為移位寄存器發揮作用的情況下，基于時鐘CLK輸出到對應各時序電路的狀態的后級的時序電路。應予說明，輸出控制電路12可以與后述的輸出控制電路14 一起構成試驗電路100。
[0075]組合電路13包括時序電路以外的構成要素(例如，邏輯門、開關電路、電阻元件、電容元件等)。組合電路13基于輸入的信號進行處理，并將該處理的結果輸出到后級的電路。在本例中，組合電路13(2)包括邏輯電路131。邏輯電路131對輸入的信號執行處理，將該處理的結果作為地址信號ADDRESS輸出到存儲電路16的地址端子ADD。
[0076]輸出控制電路14對上述的輸出控制電路12追加與實際動作試驗模式相關的動作。輸出控制電路14在輸入到實際動作端子act的實際動作信號ATSH)表示“有效”的情況下，對一部分時序電路的輸入信號進行該時序電路的輸出的預定的處理，其結果是，選擇例如邏輯非。另一方面，輸出控制電路14在實際動作信號ATSPD表不“無效”的情況下，在該一部分時序電路的輸入信號中選擇從前級的組合電路13(1)輸出的信號。
[0077]選擇電路15是例如多路復用器，但并不限于此，可以是例如數據選擇器、信號開關等。選擇電路15基于測試信號TEST選擇掃描控制信號SCCNT和從組合電路13(2)輸出的信號中的任一個，將該選擇的結果作為芯片選擇信號CSEL輸出到存儲電路16。具體而言，選擇電路15在輸入到選擇端子SL的測試信號TEST表示例如“有效”的情況下，選擇掃描控制信號SCCNT，另一方面，在測試信號TEST表示例如“無效”的情況下，選擇從組合電路13(2)輸出的信號，將該選擇的結果作為芯片選擇信號CSEL輸出到存儲電路16的芯片選擇端子CS。
[0078]存儲電路16例如是SRAM、DRAM,閃存、ROM等存儲元件，基于輸入的信號執行數據的存儲和讀取動作。具體而言，存儲電路16在輸入到讀寫端子RW的讀寫信號RDWT表示寫處理的情況下，在輸入到地址端子ADD的地址信號ADDRESS所示的地址中存儲輸入到數據輸入端子DI的數據信號DATA所示的數據。另一方面，存儲電路16在讀寫信號RDWT表示讀處理的情況下，讀取存儲到地址信號ADDRESS所示的地址中的數據，將該讀取的數據從數據輸出端子DO輸出到組合電路13 (3)。另外，存儲電路16在芯片選擇信號CSEL的狀態為“O”的情況下，將根據向自身輸入的各種信號的動作切換為有效，另一方面，在芯片選擇信號CSEL的狀態為“I”的情況下，將該動作切換為無效。
[0079]在此，對掃描模式為有效的情況下的半導體集成電路10的動作進行說明。在掃描模式為有效的情況下(即，掃描控制信號SCCNT表示“I”的情況下)，時鐘生成電路11將從半導體試驗裝置20輸出的系統時鐘SCLK作為時鐘CLK選擇并輸出。輸出控制電路12 (I)基于時鐘CLK將輸入到移位輸入端子sfi的掃描輸入信號SCIN鎖存，并且將該鎖存了的信號從移位輸出端子sfo輸出到輸出控制電路14的移位輸入端子sfi。輸出控制電路14基于時鐘CLK鎖存從輸出控制電路12 (I)輸出的信號，將該鎖存了的信號從移位輸出端子sf ο輸出到輸出控制電路12 (2)的移位輸入端子sf i。輸出控制電路12 (2)基于時鐘CLK鎖存從輸出控制電路14輸出的信號，將該鎖存了的信號作為掃描輸出信號SC0UT，從移位輸出端子sfo輸出到半導體試驗裝置20。如上所述，半導體集成電路10在掃描模式為有效的情況下，將輸出控制電路12(1)和12(2)以及14的各時序電路的狀態設定為根據掃描輸入信號SCIN的預定的狀態，并且將該時序電路的狀態作為掃描輸出信號SCOUT輸出到半導體試驗裝置20。
[0080]接下來，對掃描模式為無效的情況下的半導體集成電路10的動作進行說明。應予說明，測試模式有效。在掃描模式為無效的情況下(即，掃描控制信號SCCNT表示“O”的情況下)，時鐘生成電路11在內部生成與系統時鐘SCLK相比具有更高頻率的時鐘，將該生成的時鐘選擇輸出為時鐘CLK。輸出控制電路12(1)基于時鐘CLK鎖存輸入信號IN(I)?IN(n)，將該鎖存了的信號分別從輸出端子ol?on輸出到組合電路13(1)。組合電路13(1)進行根據從輸出控制電路12(1)輸出的各種信號的處理，將該處理的結果輸出到輸出控制電路14的輸入端子i I?in ο
[0081]輸出控制電路14鎖存從組合電路13(1)輸出的各種信號，將該鎖存了的信號分別從輸出端子ο I?on輸出到組合電路13 (2)。在此，輸出控制電路14在實際動作試驗模式為有效的情況下，對于輸出經由組合電路13 (2)的邏輯電路131而到達存儲電路16的地址端子ADD的時序電路而言，作為該時序電路的輸入信號，選擇不是對從組合電路13(I)輸出的信號進行邏輯非的結果，而是對該時序電路的輸出信號進行邏輯非的結果，將該選擇的結果輸出到邏輯電路131。組合電路13(2)進行根據從輸出控制電路14輸出的各種信號的處理，將該處理的結果作為數據信號DATA、地址信號ADDRESS、讀寫信號RDWT和其它信號，將數據信號DATA、地址信號ADDRESS和讀寫信號RDWT輸出到存儲電路16，將其它信號輸出到選擇電路15。選擇電路15根據測試信號TEST，將掃描控制信號SCCNT作為芯片選擇信號CSEL輸出到存儲電路16。
[0082]存儲電路16中，由于芯片選擇信號CSEL為“O”，所以將自身的動作切換為有效。存儲電路16基于預定的時鐘CLK，在根據地址信號ADDRESS的地址中存儲根據數據信號DATA的數據，并讀取在根據地址信號ADDRESS的地址中存儲的數據，將該讀取的數據從數據輸出端子DO輸出到組合電路13(3)。組合電路13(3)進行根據從存儲電路16輸出的信號的處理，并將該處理的結果輸出到輸出控制電路12 (2)。輸出控制電路12 (2)鎖存從組合電路13 (3)輸出的信號，將該鎖存了的結果作為輸出信號OUT (I)?OUT (η)從輸出端子OI?on輸出到外部。如上所述，半導體集成電路10在掃描模式為無效的情況下，執行根據輸入信號IN(I)?ΙΝ( η)的處理，將該處理的結果作為輸出信號OUT (I)?OUT (η)輸出到外部。
[0083]圖3是表示本發明的一個實施方式的半導體集成電路的時鐘生成電路的構成的一個例子的圖。如該圖所示，時鐘生成電路11構成為包括PLL電路111、時鐘濾波器112、選擇電路 113 和 114。
[0084]PLL電路111基于系統時鐘SCLK生成具有比該時鐘的頻率更高的頻率的時鐘。PLL電路111將生成的時鐘輸出到時鐘濾波器112和選擇電路113的輸入端子Α0。
[0085]時鐘濾波器112基于控制信號SCCNT，將從PLL電路111輸出的時鐘以預定的交替次數輸出到選擇電路113的輸入端子Al。具體而言，時鐘濾波器112確認從半導體試驗裝置20輸出的掃描控制信號SCCNT的狀態，在該信號的狀態從“無效”切換到“有效”的情況下，將從PLL電路111輸出的時鐘以預定的交替次數輸出到選擇電路113的輸入端子Al。
[0086]選擇電路113和114例如為多路復用器，但并不限于此，例如還可以是數據選擇器、信號開關等。選擇電路113和114基于輸入到選擇端子SL的信號，選擇輸入到輸入端子AO和Al的信號中的任一個，并輸出該選擇結果。具體而言，選擇電路113在測試信號TEST表示“有效”的情況下，選擇從時鐘濾波器輸出的時鐘，另一方面，在測試信號TEST表示“無效”的情況下，選擇從PLL電路111輸出的時鐘，將該選擇的結果輸出到選擇電路114的輸入端子A0。另外，選擇電路114在掃描控制信號SCCNT表示“有效”的情況下，選擇系統時鐘SCLK，另一方面，在掃描控制信號SCCNT表示“無效”的情況下，選擇從選擇電路113輸出的時鐘，將該選擇的結果作為時鐘CLK輸出到輸出控制電路12(1)和12(2)及14以及存儲電路16。
[0087]圖4是表示本發明的一個實施方式的半導體集成電路的輸出控制電路的構成的一個例子的圖。如該圖所示，本實施方式的輸出控制電路12構成為包括選擇電路121 (I)?121(η)和時序電路122(1)?122(n)。選擇電路121與時序電路122分別——對應，對應的多個選擇電路121與時序電路122的設置是以串聯的方式進行連接。
[0088]選擇電路121的電路構成一般與上述的選擇電路15、113和114相同。選擇電路121在掃描控制信號SCCNT表示“有效”的情況下，選擇從前級的時序電路122或移位輸入端子sfi輸入到輸入端子Al的信號，另一方面，在掃描控制信號SCCNT表示“無效”的情況下，選擇從輸入端子i輸入到輸入端子A O的信號，輸出到對應該選擇的信號的時序電路12 2的數據輸入端子D。
[0089]時序電路122例如是觸發器。時序電路122基于向時鐘端子ck輸入的時鐘CLK，鎖存從對應的選擇電路121輸出的信號，將該鎖存了的信號從數據輸出端子Q輸出到對應的輸出端子ο和后級的選擇電路121的輸入端子Al。另外，最后級的時序電路122(n)將該鎖存了的信號輸出到輸出端子ο (η)和移位輸出端子sf ο。
[0090]圖5是表示本發明的一個實施方式的半導體集成電路的輸出控制電路的構成的一個例子的圖。如該圖所示，本實施方式的輸出控制電路14相對于輸出控制電路12附加了邏輯非電路141和選擇電路142。相對于輸出到達存儲電路16(參照圖2)的地址端子ADD的信號的選擇電路121和時序電路122所成的組，分別設有邏輯非電路141和選擇電路142。應予說明，在本例中，相對于輸出到達存儲電路16的地址端子ADD的信號的選擇電路121和時序電路122所成的組分別設有邏輯非電路141和選擇電路142，但不限于此。可以相對于輸出到達存儲電路16的任意的輸入端子的信號的選擇電路121和時序電路122所成的組分別設有邏輯非電路141和選擇電路142。另外，對于選擇電路121和時序電路122，與輸出控制電路12的敘述相同，因此省略其說明。
[0091 ] 邏輯非電路141例如是逆變電路。邏輯非電路141對于從對應的時序電路122輸出的信號進行邏輯非，并輸出到對應該邏輯非的結果的選擇電路142的輸入端子Al。
[0092]選擇電路142的電路構成一般與上述的選擇電路15、113、114和121相同。選擇電路142在從半導體試驗裝置20輸出的實際動作信號ATSH)表示“有效”的情況下，選擇來自對應的邏輯非電路141的輸出，另一方面，在實際動作信號ATSH)表示“無效”的情況下，選擇從對應的輸入端子i輸入的信號，并輸出到對應該選擇的結果的選擇電路121。
[0093]如上構成的輸出控制電路14在實際動作試驗模式為有效的情況下，作為輸出到達存儲電路16的地址端子ADD的信號的時序電路122的輸入信號，選擇對于該時序電路122輸出的信號進行了邏輯非的結果。另一方面，輸出控制電路14在實際動作試驗模式為無效的情況下，作為輸出到達存儲電路16的地址端子ADD的信號的時序電路122的輸入信號，選擇從前級的組合電路13(1)經由對應的輸入端子i輸入的信號。并且，輸出控制電路14將該選擇的信號經由后級的組合電路13(2)輸出到存儲電路16的地址端子ADD。
[0094]應予說明，在本例中，輸出控制電路14將通過邏輯非電路141對時序電路122的輸出進行了邏輯非的結果輸出到選擇電路142，但不限于此。輸出控制電路14例如可以通過寄存器(未圖示)存儲時序電路122的輸出，并且將該存儲的輸出以及與該存儲的輸出不同的輸出交替地輸出到選擇電路142。
[0095]圖6是表示本發明的一個實施方式的試驗電路進行用于檢測半導體集成電路的延遲故障的試驗的動作的流程圖。如該圖所示，首先，半導體試驗裝置20將測試信號TEST的狀態設定為“有效”，并且將掃描控制信號SCCNT的狀態設定為“有效”，通過向半導體集成電路1輸出所述2個信號使半導體集成電路1的測試模式和掃描模式有效(S601)。
[0096]接下來，半導體試驗裝置20從存儲裝置24中讀取預定的測試圖案，將該讀取的預定的測試圖案作為掃描輸入信號SCIN，并輸出到半導體集成電路10，將半導體集成電路10的內部的各時序電路的狀態設定成根據掃描輸入信號SCIN的預定的狀態(S602)。應予說明，對于輸出控制電路12(I)的時序電路的狀態，在該狀態經由組合電路13(I)到達輸出控制電路14的情況下，確定成使輸出控制電路14的各時序電路的狀態變化的預定的狀態。接下來，半導體試驗裝置20通過將掃描控制信號SCCNT的狀態設定為“無效”，并將該信號輸出到半導體集成電路10，由此使半導體集成電路10的掃描模式無效(S603)。
[0097]半導體試驗裝置20在使半導體集成電路10的時鐘CLK交替I次的時刻，經由組合電路13 (I)使輸出控制電路12 (I)的狀態傳遞到輸出控制電路14，使輸出控制電路14的狀態變化(S604)。
[0098]半導體試驗裝置20在使半導體集成電路10的時鐘CLK進一步交替I次時，經由組合電路13(2)使輸出控制電路14的狀態傳遞到存儲電路16，在輸出控制電路14的狀態所示的存儲電路16的地址中存儲根據該狀態的數據(S605)。接著，半導體試驗裝置20在使半導體集成電路10的時鐘CLK交替奇數次時，使半導體集成電路10的地址信號ADDRESS的狀態變化(S606)。
[0099]此后，半導體試驗裝置20在使半導體集成電路10的時鐘CLK交替I次的時刻，使半導體集成電路10的地址信號ADDRESS的狀態變化，使地址信號ADDRES的狀態返回到步驟S605的處理中的狀態，并且讀取存儲在根據地址信號ADDRESS的狀態的存儲電路16的地址(即，在步驟S605的處理中存儲數據的地址)中的數據(S607)。接著，半導體試驗裝置20基于半導體集成電路1的時鐘CLK，經由組合電路13 (3)將從存儲電路16中讀取的數據傳遞到輸出控制電路12 (2)，通過輸出控制電路12 (2)鎖存該讀取的數據(S608)。
[0100]接下來，半導體試驗裝置20將掃描控制信號SCCNT的狀態設定為“有效”，將所述2個信號輸出到半導體集成電路10而使半導體集成電路10的掃描模式有效(S609)。接著，半導體試驗裝置20將半導體集成電路10的輸出控制電路12(2)的狀態作為掃描輸出信號SCOUT輸出到半導體試驗裝置20(S610)。
[0101]接收了掃描輸出信號SCOUT的半導體試驗裝置20通過判斷該掃描輸出信號SCOUT的狀態與預定的預期值是否一致來判斷輸出控制電路12(2)的狀態(S611)。半導體試驗裝置20將輸出控制電路12(2)的狀態的判斷的結果作為用于檢測半導體集成電路10的延遲故障的試驗的結果，并輸出到存儲裝置24(S612)，在利用存儲裝置24存儲該狀態之后，結束用于檢測對半導體集成電路10的延遲故障的試驗。
[0102]如上所述，半導體試驗裝置20在對半導體集成電路10的存儲電路16進行數據的寫入后，使地址信號ADDRESS的狀態(即邏輯)反轉，并且使地址信號ADDRESS的狀態反轉，同時對存儲電路16進行數據的讀取。這樣，半導體試驗裝置20在對存儲電路16進行數據的寫入和讀取動作時，能夠使對于存儲電路16的地址指定一致，因此能夠檢測從輸出控制電路14經由組合電路13(2)、存儲電路16和組合電路13(3)到達輸出控制電路12(2)的路徑的延遲故障。
[0103]應予說明，在本例中，半導體試驗裝置20在半導體集成電路10的延遲故障的檢測的試驗中，通過在對存儲電路16進行的寫入和讀取動作時，將半導體集成電路10的實際動作試驗模式設定為有效，從而檢測輸出控制電路14以后的構成要素的延遲故障，但不限于此。半導體試驗裝置20也可以通過將半導體集成電路10的實際動作試驗模式設定為無效，執行現有的掃描測試，從而像以往那樣，檢測從輸出控制電路12(1)經由組合電路13(1)到達輸出控制電路14的路徑的延遲故障。
[0104]圖7是表示本發明的一個實施方式的半導體集成電路的各種信號的改變的時序圖。在該圖中，使系統時鐘SCLK的狀態變化的時刻為時刻t701?t714。應予說明，測試模式有效。
[0105]對于半導體試驗裝置20，在時刻t701?t704，使掃描控制信號SCCNT的狀態為“I”(即，“有效”)，同時使實際動作信號ATsro的狀態為“I”(即，“有效”)，將上述2個信號輸出到半導體集成電路10。這樣，半導體集成電路10在時刻t701?t704使掃描模式為有效，使芯片選擇信號CSEL的狀態為“I”而使存儲電路16的動作無效，并且使實際動作試驗模式為有效。半導體集成電路10的時鐘生成電路11將系統時鐘SCLK作為時鐘CLK輸出。另外，半導體集成電路10基于時鐘CLK將各時序電路的狀態設定為預定的狀態。
[0106]半導體試驗裝置20在時刻t705將掃描控制信號SCCNT的狀態設定為“O”(即，“無效”)。這樣，半導體集成電路10使掃描模式為無效，并且使芯片選擇信號CSEL的狀態為“O”而使存儲電路16的動作為有效。半導體集成電路10的時鐘生成電路11將在PLL電路111中生成且經由時鐘濾波器112輸出的時鐘作為時鐘CLK輸出。另外，半導體試驗裝置20在半導體集成電路10的時鐘CLK交替I次的時刻，使半導體集成電路10的輸出控制電路14的狀態變化。
[0107]存儲電路16在時刻t706，根居從組合電路13(2)輸出的讀寫信號RDWT，在地址信號ADDRESS所示的存儲電路16的地址AX中存儲數據信號DATA所示的數據DX。
[0108]半導體試驗裝置20通過在時刻t707使半導體集成電路10的地址信號ADDRESS的狀態反轉，從而使該信號的狀態從AX變化到在AX。半導體試驗裝置20通過在時刻t708使半導體集成電路10的地址信號ADDRESS的狀態反轉，從而使該信號的狀態從在AX變化到AX，并且通過讀寫信號RDWT從地址信號ADDRESS所示的存儲電路16的地址AX中讀取存儲在該地址中的數據DX，將該讀取的數據輸出到組合電路13(3)。半導體試驗裝置20在時刻t709，通過輸出控制電路12(2)經由組合電路13(3)鎖存數據DX。
[0109]半導體試驗裝置20在時刻t710將掃描控制信號SCCNT的狀態設定為“I”。這樣，半導體集成電路10通過使掃描模式為有效，并且使芯片選擇信號CSEL的狀態變化為“I”而使存儲電路16的動作無效。由此，半導體集成電路10在時刻t710以后，基于時鐘CLK將輸出控制電路12(2)的狀態輸出到外部。
[0110]如上所述，半導體集成電路10在半導體試驗裝置20的控制下，對存儲電路16進行數據的寫入之后，使地址信號ADDRESS的狀態(即邏輯)反轉，并且，使地址信號ADDRESS的狀態反轉，同時對存儲電路16進行數據的讀取。由此，半導體試驗裝置20對存儲電路16進行數據的寫入和讀取動作時，能夠使對于存儲電路16的地址指定一致，因此能夠檢測從輸出控制電路14經由組合電路13(2)、存儲電路16和組合電路13(3)而到達輸出控制電路12(2)的路徑的延遲故障。
[0111]上述各實施方式是用于說明本發明的例示，并不旨在將本發明僅限定于這些實施方式。就本發明而言，只要不脫離其主旨就可以各種方式實施。
[0112]例如，在本說明書中公開的方法中，只要其結果不產生矛盾，可以將步驟、動作或功能并行或按不同的順序實施。所說明的步驟、動作和功能僅作為示例而提供，在不脫離發明的主旨的范圍內，步驟、動作和功能中的幾個可以省略，另外，可以通過相互結合而成為一個，另外，也可以追加其它步驟、動作或功能。
[0113]另外，在本說明書中，雖然公開了各種實施方式，但是，也可以對一個實施方式中的特定的特征(技術事項)進行適當改進，同時追加到其它實施方式中，或者與該其它實施方式中的特定的特征調換，這樣的方式也包含在本發明的主旨內。
[0114]產業上的可利用性
[0115]本發明能夠廣泛用于半導體集成電路領域。
【主權項】
1.一種試驗電路，其特征在于，其為了檢測半導體集成電路的延遲而設置在所述半導體集成電路中，所述試驗電路具備包含多個時序電路的第一輸出控制電路、與所述第一輸出控制電路的后級連接的第一組合電路以及與所述第一組合電路的后級連接的存儲電路， 所述試驗電路在與所述半導體集成電路連接的試驗裝置的控制之下， 對所述多個時序電路中的、經由所述第一組合電路到達所述存儲電路的地址端子的第一時序電路的輸出進行預定的處理，將處理的結果輸入到所述第一時序電路， 在輸入到所述多個時序電路和所述存儲電路的預定的時鐘的預定的交替時刻進行所述預定的處理，根據處理的結果，經由所述第一組合電路使預定的數據存儲到所述存儲電路中， 所述預定的時鐘在所述預定的交替時刻后進行奇數次交替之后的接下來的交替時刻，從所述存儲電路中讀取所述存儲的數據作為所述半導體集成電路的延遲故障的檢測的結果O2.根據權利要求1所述的試驗電路，其特征在于，所述多個時序電路以串聯的方式連接， 所述試驗電路在將所述預定的處理的結果輸入到所述第一時序電路之前，向最前級的所述時序電路輸入預定的測試圖案，基于所述預定的時鐘使所述測試圖案從所述最前級的時序電路傳遞到最后級的所述時序電路。3.根據權利要求2所述的試驗電路，其特征在于，在向所述最前級的時序電路輸入所述預定的測試圖案之前，將所述預定的時鐘的頻率設定為第一頻率， 使所述預定的測試圖案從所述最前級的時序電路傳遞到所述最后級的時序電路之后，將所述預定的時鐘的頻率設定為比所述第一頻率高的第二頻率。4.根據權利要求1所述的試驗電路，其特征在于，所述半導體集成電路還具備與所述存儲電路的后級連接的第二組合電路以及與所述第二組合電路的后級連接且包含所述多個時序電路的第二輸出控制電路， 所述試驗電路基于所述預定的時鐘，經由所述第二組合電路并利用所述第二輸出控制電路的時序電路鎖存從所述存儲電路中讀取的數據，基于所述預定的時鐘使所述第二輸出控制電路的時序電路鎖存的數據傳遞到所述最后級的時序電路。5.根據權利要求1所述的試驗電路，其特征在于，所述預定的處理是邏輯非處理。6.—種試驗方法，其特征在于，在試驗裝置的控制下，用于檢測具備包含多個時序電路的第一輸出控制電路、與所述第一輸出控制電路的后級連接的第一組合電路以及與所述第一組合電路的后級連接的存儲電路的半導體集成電路的延遲故障，包括: 將對于所述多個時序電路中的、第一時序電路的輸出的預定的處理的結果輸入到所述第一時序電路； 在輸入到所述多個時序電路和所述存儲電路的預定的時鐘的預定的交替時刻，根據所述預定的處理的結果，經由所述第一組合電路使預定的數據存儲在所述存儲電路中； 所述預定的時鐘在所述預定的交替時刻后交替奇數次后的接下來的交替時刻，從所述存儲電路中讀取所述存儲的數據；以及 判斷從所述存儲電路中讀取的數據是否是表示預期值的第一狀態，基于該判斷的結果進行延遲故障的檢測。7.一種程序，其特征在于，用于檢測半導體集成電路的延遲故障， 所述半導體集成電路具備包含多個時序電路的第一輸出控制電路、與所述第一輸出控制電路的后級連接的第一組合電路以及與所述第一組合電路的后級連接的存儲電路，所述程序在試驗裝置的控制裝置中實現如下功能: 將對于所述多個時序電路中的、第一時序電路的輸出的預定的處理的結果輸入到所述第一時序電路的功能； 在輸入到所述多個時序電路和所述存儲電路的預定的時鐘的預定的交替時刻，根據所述預定的處理的結果，經由所述第一組合電路使預定的數據存儲在所述存儲電路中的功會K; 在所述預定的時鐘在所述預定的交替時刻后交替奇數次后的接下來的交替時刻，從所述存儲電路中讀取所述存儲的數據的功能；以及 判斷從所述存儲電路中讀取的數據是否是表示預期值的第一狀態，基于該判斷的結果進行延遲故障的檢測的功能。
【文檔編號】G01R31/28GK106019119SQ201610176904
【公開日】2016年10月12日
【申請日】2016年3月25日
【發明人】中村博幸
【申請人】株式會社巨晶片