一種實現單線可編程電路的方法和系統的制作方法
【專利摘要】本發明公開了一種實現單線可編程電路的方法及其系統。本發明通過共用電路的輸出接口OUT作為主電路的輸出接口和芯片的編程接口，實現了芯片的單線可編程功能。本發明的單線可編程方法及系統在芯片切換編程模式和正常輸出模式時不需要重新啟動芯片，提高了芯片編程效率，簡化了芯片編程系統，克服了現有技術的缺點。本發明還具有在編程完成后將不再需要的系統時鐘置于休眠狀態的功能，有利于減小系統功耗，降低系統噪聲。
【專利說明】
一種實現單線可編程電路的方法和系統
技術領域
[0001]本發明屬于集成電路(Integrated Circuit)的硬件實現，尤其涉及一種通過共同一個電路接口作為芯片主電路的輸出接口和芯片的編程接口，從而實現單線可編程電路的方法和系統。【背景技術】
[0002]在芯片中利用儲存器(0TP)來控制各種參數的可編程電路的應用日益廣泛，如可編程放大器，可編程時鐘，可編程電阻，可編程電容，可編程S0C，可編程集成傳感器以及用于傳感器校正及溫度補償的可編程傳感器專用電路(ASIC)等。
[0003]SPI總線(4線)，I2C總線(2線)由于具有通訊速度快，可靠性高的優點，因而被廣泛用于同芯片內部的存儲器通訊。但是它們需要電路有額外的接口。
[0004]單線可編程技術(one wire programmable 或 single wire programmable)通過共用電路的輸出接口(OUT)作為主電路的輸出接口和OTP的編程接口，實現了不需要額外的電路接口就可以對芯片進行編程。這一技術可以使可編程芯片同其非可編程芯片實現管腳兼容(pin to pin compatible)，并能實現只有VDD，GND，輸出(OUT)三個管腳的可編程芯片，在傳感器，如可編程放大器，可編程時鐘，可編程電阻，可編程電容，可編程S0C有廣泛的應用。
[0005]現有的單線可編程的實現方法，都是利用電路剛啟動的約定時間內，測量電路的輸出口 OUT是否有上位機發出的約定信號，如果有，芯片進入編程狀態。如果沒有，芯片正常輸出。由于進入編程狀態和芯片正常輸出這兩種狀態轉換時需要重啟芯片，而在電路的編程過程中，需要多次在編程狀態和正常輸出狀態切換，重啟芯片延長了編程所需的時間， 加大了測試系統的復雜性。
[0006]另一方面，由于每次芯片啟動時仍需要判斷是進入編程狀態還是進入芯片正常輸出狀態，因而即使在完成0TP編程完成之后，系統的時鐘仍需要一直工作。由于此時0TP (one time programmable, —次可編程)再也無法改變狀態，因而同0TP的通訊已沒必要。 對于不需要時鐘芯片，例如可編程放大器，可編程電阻/電容來說，不需要的時鐘的存在增加了系統的噪聲和功耗。
【發明內容】
[0007]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種克服上述缺點的單線可編程電路的實現方法及系統構成。
[0008]本發明的技術方案如下:本發明提供一種單線可編程電路的實現方法和系統構成，該系統包括主電路模塊、控制主電路模塊的0TP存儲器模塊，控制0TP存儲器的讀/寫/熔斷的0TP控制模塊、同0TP 控制模塊通訊的單線轉多線模塊、由0TP模塊的其中一位0TPL控制的Sl，S2, S3模擬開關、 同S1并聯的電阻R1、可由S3控制的時鐘；R1及S1并聯電路的一端與主電路模塊相連，另一端和電路的輸出OUT相連；單線轉多線電路模塊的一端可選擇通過S2和OUT相連或直接和OUT相連，另一端與0TP控制模塊相連；0TP控制模塊與0TP存儲器模塊相連，并通過0TP 存儲器模塊實現對電路的各種參數的設置。
[0009]作為本發明的進一步技術方案，所述0TP存儲器模塊中用于控制Sl，S2, S3的中的其中一位(0TPL)同其他位不同，其狀態不受0TP模塊讀/寫的影響。0TPL的輸出狀態只在其熔斷完成前后發生變化(1變0或0變1)，而且0TPL在整組0TP的熔斷的過程中是最后被熔斷的，其輸出狀態用于控制模擬開關Sl，S2, S3的狀態及0TP控制模塊的狀態。
[0010]作為本發明的進一步技術方案，當0TPL完成熔斷過程后，0TPL的輸出使得S1由斷開變為導通，主電路的輸通過模擬開關S1接到OUT上。
[0011]作為本發明的進一步技術方案，0TP控制模塊在0TPL完成熔斷之前，控制主電路的各種可編程參數，當0TPL熔斷完成后，主電路的各種參數改由0TP的輸出狀態控制。0TP 熔斷時利用0TP控制模塊，逐位進行熔斷。
[0012]作為本發明的另一種優選方案，當0TPL完成熔斷過程后，可以選擇用0TPL的輸出使得S2由導通變為斷開，這樣，OUT將只連接到主電路而同用來實現0TP編程的電路斷開。
[0013]作為本發明的另一種優選方案，如果電路在完成0TP熔斷后不再需要時鐘存在， 可以選擇用0TPL的輸出改變開關S3的狀態，使時鐘進入休眠狀態。
[0014]作為本發明的一種進一步技術方案，0TPL熔斷完成后的瞬間到其輸出控制信號控制Sl、S2、S3及0TP控制模塊的瞬間之間有一定的延時時間。
[0015]作為本發明的一種進一步技術方案，所述編程系統的上位機包括:具有上拉電阻的雙向1/0接口，通過開關S4與所述OUT接口相連；具有高輸入阻抗的測量儀表/測量電路，通過開關S5與所述OUT接口相連；當需要向電路讀/寫0TP的數據和熔斷0TP時，開關S4導通，開關S5斷開。如果需要讀取主電路的輸出，開關S4斷開，開關S5導通。
[0016]本發明更提供一種單線可編程的編程方法，包括以下步驟。
[0017]步驟一，將芯片與上位機相連，接通電源。
[0018]步驟二，開關S4斷開，開關S5導通，測量儀表/測量電路測出主電路模塊的輸出。
[0019]步驟三，開關S4導通，開關S5斷開，上位機通過OUT接口讀取/寫入0TP存儲模塊的數據。
[0020]步驟四，根據測量結果及現有0TP的讀數，決定所需要的0TP的設置，在電路指標所要求的條件下重復步驟二，三，四，直到求得一組0TP的設置能使電路達到指標要求。
[0021]步驟五，開關S4導通，開關S5斷開，雙向1/0 口執行熔斷0TP指令，包括最后一位 OTP, 0TPL〇
[0022]步驟6,開關S4斷開，開關S5導通，在所要求的條件下，測量主電路模塊的輸出， 驗證0TP熔斷后電路指標是否滿足電路的指標要求。【附圖說明】
[0023]圖1為本發明所述的單線可編程電路的電路框圖。
[0024]圖2為本發明所述的單線可編程電路的編程流程圖。
[0025]圖3為本發明所述的在0PTL熔斷后時鐘被S3關閉的單線可編程電路的電路框圖。
[0026]圖4為本發明所述的在0PTL熔斷后編程接口被S2關閉的單線可編程電路的電路框圖。
[0027]元件標號說明。
[0028]1、單線可編程芯片；3、上位機。
[0029]11、主電路模塊；12、0TP存儲模塊包括最后一位OTP:0TPL。
[0030]13、OTP控制模塊；14、單線轉多線模塊。
[0031]15、系統時鐘(0SC) ; 16 ;電路輸出接口 OUT。
[0032]17、電阻R1 ; 18、模擬開關S1。
[0033]19、主電路輸出Vout ;20、單線轉多線模塊的數據接口 data。
[0034]21、帶反向器的模擬開關S2 ;22、模擬開關S3。
[0035]31、開關 S4 ;32、開關 S5。
[0036]33、上拉電阻R2。
[0037]34、雙向數據接口(I/O) ;35、高輸入阻抗測量儀表/測量電路。【具體實施方式】
[0038]請參閱附圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0039]下面結合附圖對本發明的【具體實施方式】作進一步詳細說明。
[0040]圖1是本發明的單線可編程電路的結構框圖，其中包括單線可編程芯片1和上位機3。
[0041]所述單線可編程芯片電路包括主電路模塊11、控制主電路模塊的0TP存儲器模塊 12，控制0TP存儲器的讀/寫/熔斷的0TP控制模塊13、同0TP控制模塊通訊的單線轉多線模塊14、由0TP的其中一位0TPL控制的S1、同S1并聯的電阻R1、系統時鐘15 ;R1及S1 并聯電路的一端與主電路模塊Vout接口( 19)相連，另一端和OUT接口 16相連；單線轉多線電路模塊14的一端data接口 20和OUT接口 16相連，另一端與0TP控制模塊13相連； 0TP控制模塊13與0TP存儲器模塊12相連，并通過0TP存儲器模塊12實現對電路的各種參數的控制。
[0042]所述上位機3包括:具有上拉電阻R2的雙向1/0接口 34,通過開關S4與所述單線可編程芯片1的OUT接口相連；具有高輸入阻抗的測量儀表/測量電路35,通過開關S5 與所述與所述單線可編程芯片1的OUT接口相連。
[0043]如圖1所示，將上述電路同上位機連接，接通電源；當需要讀/寫0TP的數據時， 開關S4導通，開關S5斷開，上位機1/0 口執行讀/寫0TP數據的程序。此時，由于0TPL 還未被熔斷，S1斷開，OUT接口通過R1連接到主電路的Vout接口上。由于R2〈〈R1，因此， data接口的電壓將不受Vout的電壓的影響，而是跟隨1/0 口數據的變化而變化。單線轉多線模塊及0TP控制模塊完成將1/0 口執行的程序轉換成0TP的讀/寫程序。
[0044]如果需要讀取主電路的輸出時，開關S4斷開，開關S5導通，測量儀表/測量電路讀取OUT接口的電壓。由于Rl〈〈測量儀表的輸入阻抗，因此，OUT接口的電壓等于Vout的電壓。
[0045]請參閱附圖2的編程流程，針對電路所要求的指標，經過一定的測試流程求得滿足指標所需要的0TP設置。開關S4導通，開關S5斷開，上位機I/O 口通過單線轉多線及 0TP控制模塊執行熔斷0TP的程序，將所求得的0TP設置通過熔斷0TP固化在0TP內。
[0046] 上述熔斷0TP步驟的完成后，最后一位0TP即0TPL的輸出狀態經過一定的延時時間，發生改變(0轉變為1或1轉變為0)。這個改變使得S1由斷開變為導通，R1被S1 短路，Vout通過S1接到OUT接口。由于S1為低阻抗，因此，OUT接口的電壓等于主電路輸出接口 Vout的電壓。
[0047]在所要求的條件下，測量OUT接口的輸出，驗證0TP熔斷后電路指標是否確實滿足電路的指標要求。
[0048]經過上述步驟，芯片完成了將所求的的0TP設置通過熔斷0TP固化在0TP內。0TPL 位的輸出將芯片設置為正常輸出的狀態，芯片由熔斷后的0TP輸出狀態控制。芯片實現了共用OUT接口作為主電路的輸出和0TP的編程接口，對芯片進行單線編程的功能。
[0049]請參閱附圖3,作為可選擇的方案之一，對于在編程后系統不再需要時鐘的芯片， 如可編程放大器，可編程電阻/電容，熔斷后的0PTL的輸出狀態可以用來改變S3的狀態， 使電路中的時鐘進入休眠狀態，減少系統功耗及噪聲。
[0050]請參閱附圖4,作為可選擇的方案之一，熔斷后的0PTL的輸出狀態可以使帶有通過反相器的模擬開關S2斷開，從而將單線轉多線模塊的的接口同OUT接口斷開。
[0051]綜合上述，本發明所述的電路通過共用OUT接口作為主電路的輸出接口和芯片的的編程接口，實現了芯片的單線可編程功能。本發明所述方法及系統克服了現有技術的缺點，在芯片切換編程模式和正常輸出模式時不用重新啟動，提高了芯片編程效率，簡化了芯片測試系統。并具有在編程完成后，系統不再需要時鐘時將時鐘置于休眠狀態的功能，有利于減小系統功耗，降低系統噪聲。
[0052] 上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【主權項】
1.一種單線可編程電路，其特征在于，所述單線可編程電路包括:主電路模塊、控制主 電路模塊的OTP存儲器模塊，控制OTP存儲器讀/寫/熔斷的OTP控制模塊、同OTP控制模 塊通訊的單線轉多線模塊、由OTP模塊的其中一位OTPL控制的Sl，S2, S3模擬開關、其中， S2、S3是可選擇的；同S1并聯的電阻R1、可由S3控制的時鐘；R1及S1并聯電路的一端與 主電路模塊Vout相連，另一端和電路的輸出OUT相連；單線轉多線電路模塊的一端Data可 選擇通過S2和OUT相連或直接和OUT相連，另一端與0TP控制模塊相連；0TP控制模塊與 0TP存儲器模塊相連，并通過0TP存儲器模塊實現對電路各種參數的設置。2.根據權利要求1所述的單線可編程電路，其特征在于，所述0TP的其中一位0TPL 同其他位不同，其狀態不受0TP讀/寫的影響，其狀態只有在該位0TP熔斷完成前后發生變 化(1變0或0變1)，而且0TPL在整組0TP的熔斷的過程中是最后被熔斷的，其狀態用于 控制模擬開關Sl，S2，S3的狀態及0TP控制模塊的狀態。3.根據權利要求2所述的單線可編程電路，其特征在于，當0TPL完成熔斷過程后， 0TPL的輸出使得S1由斷開變為導通，主電路的輸出通過模擬開關S1接到OUT上。4.根據權利要求2所述的單線可編程電路，其特征在于，0TP控制模塊中在0TPL完成 熔斷之前，控制主電路的各種可編程參數；當0TPL熔斷完成后，主電路改由0TP模塊的輸出 狀態控制，0TP熔斷時利用0TP控制模塊，逐位進行熔斷。5.根據權利要求2所述的單線可編程電路，其特征在于，當0TPL完成熔斷過程后，可 以選擇用0TPL的輸出使得S2由導通變為斷開，在0TPL熔斷后，OUT接口將只連接到主電 路而同用來實現0TP編程的接口斷開。6.根據權利要求2所述的單線可編程電路，其特征在于，如果電路在完成0TP熔斷 后不再需要時鐘(0SC)繼續存在，可以選擇用0TPL的輸出改變開關S3的狀態，使系統時鐘 (0SC)進入休眠狀態。7.根據權利要求1所述的單線可編程電路，其特征在于，0TPL熔斷完成后的瞬間到其 輸出控制信號控制Sl，S2，S3及0TP控制模塊的瞬間有一定的延時時間。8.—種權利要求1所述單線可編程系統電路的編程系統，其特征在于，所述上位機 包括:具有上拉電阻的雙向I/O接口，通過開關S4與權利要求1所述OUT接口相連；具有 高輸入阻抗的測量儀表/測量電路，通過開關S5與權利要求1所述所述OUT接口相連；當 需要向電路讀/寫0TP的數據和熔斷0TP時，開關S4導通，開關S5斷開；如果需要讀取主 電路的輸出，開關S4斷開，開關S5導通。9.根據權利要求1所述的單線可編程電路，其特征在于，權利要求1所述的0TP可以用 其他形式的儲存器，如EEPROM、MTP、FLASH等代替。
【文檔編號】G01R31/3181GK105988078SQ201510091110
【公開日】2016年10月5日
【申請日】2015年2月28日
【發明人】鄭政
【申請人】智恒（廈門）微電子有限公司