一種高速信號隔離裝置的制造方法

一種高速信號隔離裝置的制造方法
【專利摘要】本發明公開了一種高速信號隔離測試裝置，包括：芯片輸出裝置、集成負載、測試機。所述測試機，包括測試傳輸線和電壓探頭電阻；所述測試傳輸線指的是從所述芯片輸出裝置的輸出端到所述電壓探頭電阻的一端之間的傳輸線；所述集成負載，包括負載電容、隔離/負載電阻；所述隔離/負載電阻，接于所述芯片輸出裝置的輸出端與所述測試傳輸線之間；所述負載電容的一端接于所述芯片輸出裝置的輸出端與所述隔離/負載電阻之間，使用本發明可有效解決由測試機導致的異常大電流現象，鼓包現象得到明顯改善。
【專利說明】
一種高速信號隔離裝置
技術領域
[0001] 本申請涉及電子技術領域，尤其涉及一種高速信號隔離裝置。
【背景技術】
[0002] 隨著集成電路高速發展，制造工藝不斷進步，工藝的特征尺寸不斷減小，數字、模 擬以及射頻等電路模塊可集成到同一塊芯片中，性能也越來越強大，毫無疑問，這給測試工 作帶來了更高的要求。
[0003] 為了檢測集成電路各引腳的傳輸延時、漏電流等交流參數，現有的測試方案通常 采用9300030以35^丨6111-〇11-3-〇11。)測試系統，或者在惠普?(]工作站1^111^操作平臺上運行 的專用軟件來完成對集成電路的檢測。
[0004] 傳統的測試裝置中，包括芯片輸出端、集成負載、測試傳輸線和電壓探頭電阻。通 常，測試結構的集成負載為50pF負載電容，或者50pF負載電容加 500 負載電阻的總和，測 試傳輸線、電壓探頭電阻(傳統測試方法通常為1MQ，可忽略)構成芯片測試時的額外負載。
[0005] 采用傳統測試結構時，由于傳輸線的寄生電容及特征阻抗，芯片輸出端會有近 l〇〇pF的額外負載，其瞬間特征阻抗為50 Q，導致芯片開啟瞬間輸出負載大大超過規范要求 范圍，出現芯片供電不足問題。如采用目前通用的測試方法，測試用傳輸線長約lm，存在 10ns左右的傳輸時間，在此過程中，傳輸線表現為50 Q阻抗，即輸出端在10ns左右的時間內 瞬間負載電阻為500 Q并聯50 而非500 ，當多級觸發器等電路多輸出端口同時開啟時， 瞬間供電電流可達1A甚至更大，會出現異常大電流現象，使輸出端地電平瞬間不為0,出現 鼓包現象，嚴重時可能影響電路測試結果，出現由于測試問題導致的測試誤判問題。

【發明內容】

[0006] 本發明提供了一種高速信號隔離裝置，以解決多級觸發器等電路多輸出端口同時 開啟時，由測試機導致的瞬間異常大電流現象致端口輸出出現鼓包、影響電路測試結果的 問題。本發明提供的高速信號隔離測試裝置能有效減小傳輸線對測試電路引入的額外負載 負面影響，使測試結果更加準確、有效。
[0007] 為解決上述技術問題，本發明提供了一種高速信號隔離裝置，包括：芯片輸出裝 置、集成負載、測試機;所述測試機，包括測試傳輸線和電壓探頭電阻;所述測試傳輸線指的 是從所述芯片輸出裝置的輸出端到所述電壓探頭電阻的一端之間的傳輸線；所述集成負 載，包括負載電容、隔離/負載電阻;所述隔離/負載電阻，接于所述芯片輸出裝置的輸出端 與所述測試傳輸線之間；所述負載電容的一端接于所述芯片輸出裝置的輸出端與所述隔 離/負載電阻之間。
[0008] 優選的，所述隔離/負載電阻的阻值=測試標準要求的負載電阻阻值-所述電壓探 頭電阻的阻值。
[0009] 優選的，所述電壓探頭電阻的阻值與所述測試傳輸線的特征阻抗的誤差范圍為 20 % ~+20 % 〇
[0010]優選的，所述測試傳輸線的特征阻抗為50歐姆±10歐姆。
[0011]優選的，所述芯片輸出裝置的接地端、所述負載電容的另一端、所述測試傳輸線的 接地端、所述電壓探頭電阻的另一端都接到地端。
[0012] 優選的，所述芯片輸出裝置包括芯片輸出脈沖源、端口等效內阻；
[0013] 其中，所述芯片輸出脈沖源連接所述芯片輸出裝置的接地端；
[0014]所述端口等效內阻連接所述芯片輸出裝置的輸出端。
[0015]優選的，所述芯片輸出裝置具體為:M0S結構，或者三極管結構，或者CMOS結構、或 者TTL結構。
[0016] 優選的，在所述集成負載中，所述隔離/負載電阻和所述負載電容由兩個繼電器控 制；
[0017] 其中，第一繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第一繼電器的 另一端與所述負載電容和所述隔離/負載電阻的共同連接點連接；
[0018] 所述第二繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第二繼電器的另 一端與所述測試傳輸線連接;所述負載電容的另一端與地連接，所述隔離/負載電阻的另一 端與所述第二繼電器和所述測試傳輸線的共同連接點連接。
[0019] 優選的，所述第一繼電器、所述第二繼電器由微機電系統MEMS工藝集成制作;或者 [0020]所述第一繼電器、所述第二繼電器、所述隔離/負載電阻由所述MEMS工藝集成制作 在一起;或者
[0021] 所述第一繼電器、所述第二繼電器、所述負載電容由所述MEMS工藝集成制作在一 起;或者
[0022] 所述第一繼電器、所述第二繼電器、所述隔離/負載電阻、所述負載電容由所述 MEMS工藝集成制作在一起。
[0023] 優選的，在所述集成負載中，所述隔離/負載電阻和負載電容由三個繼電器控制； [0024]其中，第三繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第三繼電器的 另一端與所述負載電容和所述隔離/負載電阻的共同連接點連接；
[0025] 第四繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第四繼電器的另一端 與所述測試傳輸線連接；
[0026] 第五繼電器的一端與所述隔離/負載電阻的另一端連接，所述第五繼電器的另一 端與所述第二繼電器和所述測試傳輸線的公共連接點連接；
[0027]所述負載電容的另一端接地。
[0028] 優選的，所述第三繼電器、所述第四繼電器、所述第五繼電器由MEMS工藝集成制 作;或者
[0029] 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述隔離/負載電阻由所述 MEMS工藝集成制作在一起;或者
[0030] 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述負載電容由所述MEMS工 藝集成制作在一起;或者
[0031] 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述隔離/負載電阻、所述負 載電容由所述MEMS工藝集成制作在一起。
[0032] 優選的，在所述集成負載中，所述隔離/負載電阻和第六繼電器并聯，所述第六繼 電器的一端與所述隔離/負載電阻的一端連接，所述第六繼電器的另一端與所述隔離/負載 電阻的另一端連接。
[0033] 優選的，所述第六繼電器、所述隔離/負載電阻由MEMS工藝集成制作在一起;或者
[0034] 所述第六繼電器、所述負載電容由所述MEMS工藝集成制作在一起;或者
[0035] 所述第六繼電器、所述隔離/負載電阻、所述負載電容由所述MEMS工藝集成制作在 一起。
[0036] 優選的，所述測試傳輸線包括:測試電路板走線和連接用傳輸線纜。
[0037] 通過本發明的一個或者多個技術方案，本發明具有以下有益效果或者優點：
[0038] 在本發明中，公開了一種高速信號隔離測試裝置，包括:芯片輸出裝置、集成負載、 測試機。所述測試機，包括測試傳輸線和電壓探頭電阻;所述測試傳輸線指的是從所述芯片 輸出裝置的輸出端到所述電壓探頭電阻的一端之間的傳輸線;所述集成負載，包括負載電 容、隔離/負載電阻;所述隔離/負載電阻，接于所述芯片輸出裝置的輸出端與所述測試傳輸 線之間;所述負載電容的一端接于所述芯片輸出裝置的輸出端與所述隔離/負載電阻之間。 在測試機與端口等效內阻之間添加一個隔離/負載電阻，采用電阻隔離的方式，用較大電阻 隔離掉傳輸線在被測芯片開啟的瞬間引入的負載電容(特征阻抗通常為50 〇)問題，降低芯 片輸出裝置額外輸出電流，大幅改善芯片瞬間多端口同時開啟負載輸出電流過大導致的鼓 包現象。
[0039]進一步的，集成負載包含500 Q負載電阻時，負載電阻RA從DC(直流）到射頻都是 500 Q負載，使傳輸線充電電壓與測試機50 Q終端匹配電阻上的壓降一致，消除了電壓脈沖 在傳輸線內的反射問題，有效解決了傳輸線對傳輸特性測試的時間影響問題。
[0040] 進一步的，本發明使用了 100 Q~25kQ隔離/負載電阻，拉低了傳輸線充電電壓， 有效減少了測試線對波形參數測試的影響，達到緩解多輸出端口同時開啟時導致的瞬間異 常大電流現象效果。
【附圖說明】
[0041] 圖1為本發明實施例提供的一種高速信號隔離測試裝置的電路示意圖；
[0042] 圖2為目前通用的測試技術；
[0043]圖3為本發明涉及的隔離測試裝置的測試方式和目前通用測試方式在不同傳輸線 長度時的I_t曲線；
[0044] 圖4為本發明涉及的隔離測試裝置的測試方式和目前通用測試方式在不同隔離/ 負載電阻時的v-t曲線；
[0045] 圖5為芯片輸出裝置示意圖；
[0046] 圖6為高速信號隔離測試裝置的隔離/負載電阻切換方案一；
[0047] 圖7為高速信號隔離測試裝置的隔離/負載電阻切換方案二；
[0048] 圖8為高速信號隔離測試裝置的隔離/負載電阻切換方案三。
[0049] 附圖標記說明：芯片輸出脈沖源101，端口等效內阻102,負載電容103,隔離/負載 電阻104,測試傳輸線105,電壓探頭電阻106,測試機107,負載電阻RA108,負載電容103和隔 離/負載電阻104的共同連接點109,芯片輸出裝置的輸出端110,第二繼電器22和測試傳輸 線105的共同連接點lll，50pF負載電容112,500〇負載電阻113，測試負載1^114，第一繼電 器23,第二繼電器22,第三繼電器25,第四繼電器24,第五繼電器26,第六繼電器21。
【具體實施方式】
[0050] 為了使本申請所屬技術領域中的技術人員更清楚地理解本申請，下面結合附圖， 通過具體實施例對本申請技術方案作詳細描述。
[0051] 在本發明實施例中，公開了一種高速信號隔離測試裝置。
[0052] 圖1是本發明公開的隔離測試裝置的電路示意圖，為了便于說明和解釋本發明，將 結合圖3至圖4對圖1形成的高速信號隔離測試裝置進行具體描述。
[0053] 請參看圖1，本發明中的裝置主要包括:芯片輸出裝置、集成負載、測試機107。
[0054] 芯片輸出裝置包括芯片輸出脈沖源101、端口等效內阻102。其中，芯片輸出脈沖源 1 〇 1連接芯片輸出裝置的接地端;端口等效內阻1 〇 2連接芯片輸出裝置的輸出端110。而芯片 輸出裝置的接地端接地。優選的，芯片輸出裝置是一種M0S(絕緣柵型場效應管)結構，或者 三極管結構，或者CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半 導體)結構、或者1'1'1^(1'瓜]1818七61-1^311818七61-1^^；[0，晶體管-晶體管邏輯電路)結構。0\103 由絕緣場效應晶體管組成。而TTL由采用雙極型工藝制造。
[0055] 測試機107，包括測試傳輸線105和電壓探頭電阻106。
[0056] 測試傳輸線105指的是從芯片輸出裝置的輸出端110到電壓探頭電阻106的一端之 間的傳輸線。測試傳輸線105通常包括測試電路板走線和連接用傳輸線纜。測試傳輸線105 的特征阻抗為50歐姆±10歐姆。電壓探頭電阻106為測試機107的電壓探頭電阻106,其阻值 與測試傳輸線105的特征阻抗匹配；電壓探頭電阻106的阻值與測試傳輸線105的特征阻抗 匹配，是指兩者誤差小于±20%，即：電壓探頭電阻106的阻值與測試傳輸線105的特征阻抗 的誤差在-20 %~+20 %之間。
[0057] 集成負載，包括負載電容103、隔離/負載電阻104。
[0058] 隔離/負載電阻104,接于芯片輸出裝置的輸出端110與測試傳輸線105之間；負載 電容103的一端接于芯片輸出裝置的輸出端110與隔離/負載電阻104之間。負載電容103的 另一端接地。
[0059]負載電容103的電容值需滿足芯片測試標準要求的電容值，具體為50pF。
[0060]關于隔離/負載電阻104的阻值具有如下規定：
[0061]隔離/負載電阻104的阻值=測試標準要求的負載電阻阻值-電壓探頭電阻106的 阻值。進一步的，隔離/負載電阻104的阻值大小在100 Q到25k Q之間。
[0062]為了便于對本發明進行說明，本發明將隔離/負載電阻104、測試傳輸線105、電壓 探頭電阻106構成芯片測試時的負載電阻(標識為負載電阻RA108)。
[0063] 進一步的，負載電阻RA108在射頻(RF)和直流(DC)范圍內的負載電阻阻值都滿足 測試標準要求的負載電阻阻值，具體為500 Q。
[0064] 進一步的，芯片輸出裝置的接地端、負載電容103的另一端、測試傳輸線105的接地 端、電壓探頭電阻106的另一端都接到地端。本發明所指的地端，為實地或者虛地。
[0065] 請繼續參看圖1，本發明例提供的一種高速信號隔離測試裝置，為了驗證高速信號 隔離測試方法測試完美性，采用ADS軟件進行仿真，由芯片輸出脈沖源101和端口等效內阻 102模擬輸出PAD，本次仿真采用6ns上升沿5V脈沖；由負載電容103模擬輸出負載;測試傳輸 線105模擬測試機107大板及線纜;探頭位置為圖1中測試傳輸線105與電壓探頭電阻106之 間。其中，測試傳輸線105長度為0.005m的為理想測試系統，0.5m的為目前常用的測試系統， 隔離結構為本次擬采用測試方法。
[0066] 此外，測試機107采用50 Q匹配電阻，測試傳輸線105為50 Q特征阻抗，隔離/負載 電阻104為100 Q~25k Q，其連接方式如圖1所示，在測試機107與端口等效內阻102之間添 加一個隔離/負載電阻104,這樣負載電阻增大，可以隔離傳輸線帶入的額外負載影響，瞬間 額外大電流效應消失，有效解決測試電路鼓包問題。
[0067]以下通過具體的仿真數據進行進一步討論:圖2為目前通用的測試技術，傳統的測 試裝置中，包括芯片輸出裝置的輸出端110、集成負載、測試傳輸線105和電壓探頭電阻106。 通常，測試結構的集成負載為50pF負載電容112,或者50pF負載電容112與500 Q負載電阻 113的總和，測試傳輸線105(長度范圍是0.2米-2米）、電壓探頭電阻106(傳統測試方法通常 為1M Q，可忽略)構成芯片測試時的額外負載。500 Q負載電阻113、測試傳輸線105、電壓探 頭電阻106可構成測試負載RB114。
[0068]該現有測試技術之所以會出現瞬間大電流現象，主要是由于現有技術的50pF電容 負載+1MQ測試系統，其傳輸線存在10ns(約lm時）的傳輸時間，在此過程中，傳輸線表現為 50 Q阻抗，即輸出端在10ns左右的時間內瞬間額外并聯一50 Q負載，多輸出端口同時開啟， 造成由測試機導致的異常大電流現象，瞬間供電電流可達1A甚至更大，產生電源塌陷/地抬 升問題，使輸出端低電平瞬間不為〇，從而出現了鼓包現象，從圖3中可以看出傳輸線越長對 輸出電流的影響越大，并且影響時間越長，瞬間電流最大影響可達近1倍。而本發明提供的 高速信號隔離測試裝置，傳輸線的額外負載影響被隔離/負載電阻104進行了隔離，在使用 測試用傳輸線時，也不產生瞬間額外大電流效應。
[0069] 通過對比目前通用的測試裝置與本發明的高速信號隔離測試裝置，從圖4中可以 看出，50 Q端口輸出電阻時，除無隔離50歐姆測試和長線1MQ測試外，其他四條線基本重 合，影響較小。從表1可以看出，在本測試中，300歐姆探測時，電壓可達625.OmV，lk隔離電 阻影響已經很弱，負載充電電壓為227.3mV，差別幾乎可忽略。無隔離時，即使50 Q的負載， 分段問題仍然很嚴重，而且分段點接近80%(4V)，出現該分段是由于傳輸線的反射問題，可 見隔離電阻可有效起到隔離效果。
[0070] 在圖4中：
[0071] 標號①代表lM_50_50pF_0.005m標準（即：電壓探頭電阻106為1M，端口等效內阻 102為50，負載電容103為50pF，測試傳輸線105為0.005m)。
[0072] 標號②代表lM_50_50pF_0.5m(即：電壓探頭電阻106為1M，端口等效內阻102為50， 負載電容103為50pF，測試傳輸線105為0.5m)。
[0073] 標號③代表lM_50_50pF_0.5m(即：電壓探頭電阻106為1M，端口等效內阻102為50， 負載電容103為50pF，測試傳輸線105為0.5m)。
[0074] 標號④代表50_50_50pF_0.5m_300 (即：電壓探頭電阻106為50，端口等效內阻102 為50,負載電容103為50pF，測試傳輸線105為0.5m，隔離/負載電阻104為300)。
[0075] 標號⑤代表50_50_50pF_0.5m_lk( 即：電壓探頭電阻106為50，端口等效內阻102為 50,負載電容103為50pF，測試傳輸線105為0.5m，隔離/負載電阻104為lk)。
[0076] 標號⑥代表50_50_50pF_0.5m_10k(即：電壓探頭電阻106為50,端口等效內阻102 為50,負載電容103為50pF，測試傳輸線105為0.5m，隔離/負載電阻104為10k)。
[0077] 其中標號①、標號④、標號⑤和標號⑥的線條基本重合在一起。
[0078] 表1為本發明涉及的高速信號隔離測試裝置和傳統通用測試裝置在不同輸出端口 等效內阻102時的穩定電壓、傳輸延時和上升沿影響參數對比。
[0079] 表 1
[0081] 需要說明的是，采用高速信號隔離測試電路，不能用于測試靜態參數，也不能用于 測試10端(芯片輸出裝置的輸出端110)的IN(輸入)功能，參考圖5為芯片輸出裝置示意圖理 解10端，芯片輸出裝置包括IN(輸入端）、0UT(輸出端）、GND(接地端）、VCC(供電電壓）。因為 當用于IN端時會引入大于25ns的輸入RC時間（反應電容充電時間過程的常數，在電阻、電容 的電路中，它是電阻和電容的乘積），考慮到測試效率及實際測試影響有限，除瞬間（小于 l〇ns)同時開啟或瞬間近似同時開啟電路外，其它電路測試仍然沿用傳統測試方式。
[0082] 為了克服本發明的測試局限性，根據本發明中存在的缺陷，本發明還提出了幾種 改進方案：
[0083]如圖6所示為高速信號隔離測試裝置的隔離/負載電阻104切換方案一。
[0084] 在集成負載中，負載電容103、隔離/負載電阻104、第六繼電器21集成在一起形成 集成負載。
[0085] 隔離/負載電阻104和第六繼電器21并聯。即：在圖6中，第六繼電器21的一端與隔 離/負載電阻104的一端連接，第六繼電器21的另一端與隔離/負載電阻104的另一端連接。 第六繼電器21由外部電路控制關閉或者打開；
[0086]當該負載電阻RA108作OUT(輸出）端時，第六繼電器21打開；當該集成負載作IN(輸 入)端時，第六繼電器21關閉。使用該改進方案的優點是：能很簡便地解決圖1中負載電阻 RA108不能做IN端的問題。但是會引入2.5ns的延時時間。
[0087]進一步的，所述第六繼電器21、所述隔離/負載電阻104由MEMS(微機電系統， Microelectromechanical Systems)工藝集成制作在一起;或者
[0088]所述第六繼電器21、所述負載電容103由所述MEMS工藝集成制作在一起;或者
[0089] 所述第六繼電器21、所述隔離/負載電阻104、所述負載電容103由所述MEMS工藝集 成制作在一起。
[0090] 如圖7所示為高速信號隔離測試裝置的隔離/負載電阻104切換方案二。在集成負 載中，隔離/負載電阻104和負載電容103由兩個繼電器控制。負載電容103、隔離/負載電阻 104、第一繼電器23、第二繼電器22集成在一起形成集成負載。
[0091] 在圖7中，隔離/負載電阻104與第一繼電器23串聯，再并聯第二繼電器22。
[0092]具體來說，其連接情況如下：
[0093] 第一繼電器23的一端與芯片輸出裝置的輸出端110連接，第一繼電器23的另一端 與負載電容103和隔離/負載電阻104的共同連接點109連接；
[0094] 第二繼電器22的一端與芯片輸出裝置的輸出端110連接，第二繼電器22的另一端 與測試傳輸線105連接；負載電容103的另一端與地連接，隔離/負載電阻104的另一端與第 二繼電器22和測試傳輸線105的共同連接點111連接。
[0095]當該集成負載作OUT端時，第二繼電器22打開，第一繼電器23閉合；當該集成負載 作IN端時，第一繼電器23打開，第二繼電器22閉合。使用該改進方案的優點是:解決圖1不能 做IN端的問題，解決圖6引入2.5ns延時問題。但是其存在電阻104和電容103的RC充電問題， 雖然影響很小。
[0096] 進一步的，所述第一繼電器23、所述第二繼電器22由微機電系統MEMS工藝集成制 作;或者
[0097] 所述第一繼電器23、所述第二繼電器22、所述隔離/負載電阻104由所述MEMS工藝 集成制作在一起;或者
[0098] 所述第一繼電器23、所述第二繼電器22、所述負載電容103由所述MEMS工藝集成制 作在一起;或者
[0099] 所述第一繼電器23、所述第二繼電器22、所述隔離/負載電阻104、所述負載電容 103由所述MEMS工藝集成制作在一起。
[0100]如圖8所示為高速信號隔離測試裝置的隔離/負載電阻104切換方案三。在集成負 載中，隔離/負載電阻104和負載電容103由三個繼電器控制。負載電容103、隔離/負載電阻 104、第三繼電器25、第四繼電器24、第五繼電器26集成在一起形成集成負載。
[0101] 在圖8中，隔離/負載電阻104兩側各與第三繼電器25和第四繼電器24串聯，再與第 五繼電器26并聯。
[0102]具體來說:第三繼電器25的一端與芯片輸出裝置的輸出端110連接，第三繼電器25 的另一端與所述負載電容103和隔離/負載電阻104的共同連接點109連接；
[0103] 第四繼電器24的一端與芯片輸出裝置的輸出端110連接，第四繼電器24的另一端 與測試傳輸線105連接；
[0104] 第五繼電器26的一端與所述隔離/負載電阻104的另一端連接，第五繼電器26的另 一端與第二繼電器22和測試傳輸線105的公共連接點111連接；
[0105]負載電容103的另一端接地。
[0106]當該集成負載作OUT端時，第四繼電器24打開，第三繼電器25、第五繼電器26閉合； 當該集成負載作IN端時，第四繼電器24閉合，第三繼電器25、第五繼電器26打開。使用該改 進方案既可以做IN端，又不會引入2.5ns延時，還能解決圖7中存在RC充電的問題。
[0107] 進一步的，所述第三繼電器25、所述第四繼電器24、所述第五繼電器26由MEMS工藝 集成制作;或者
[0108] 所述第三繼電器25、所述第四繼電器24、所述第五繼電器26、所述隔離/負載電阻 104由所述MEMS工藝集成制作在一起;或者
[0109] 所述第三繼電器25、所述第四繼電器24、所述第五繼電器26、所述負載電容103由 所述MEMS工藝集成制作在一起;或者
[0110] 所述第三繼電器25、所述第四繼電器24、所述第五繼電器26、所述隔離/負載電阻 104、所述負載電容103由所述MEMS工藝集成制作在一起。
[0111] 綜上所述，各繼電器組件(包括上面的六個繼電器)與隔離/負載電阻104和負載電 容103集成在一起形成集成負載，選擇微機電系統（英語：Microelectromechanical Systems，縮寫為MEMS)制作，是因為MEMS有如下優點：
[0112] 1、可提高信噪比。在同一個芯片上進行信號傳輸前可放大信號以提高信號水平， 減小干擾和傳輸的噪聲，特別是同一芯片上進行A/D(模/數)轉換時，更能改善信噪比。 [0113] 2、輸出信號的調節功能。集成在芯片上的電路可以在信號傳輸前預先完成A/D轉 換、阻抗匹配、輸出信號格式化以及信號平均等信號調節和處理工作。
[0114] 3、MEMS傳感器體積微小，重量極輕，其附貼片鉭電容加質量等因素對被測系統的 影響可以忽略不計，可提高測量精度。
[0115] 4、MEMS能夠實現實時校準并且不依賴與外部校準設備的片內自校準功能。
[0116] 通過本發明的一個或者多個實施例，本發明具有以下有益效果或者優點：
[0117] 在本發明中，公開了一種高速信號隔離測試裝置，包括:芯片輸出裝置、集成負載、 測試機。所述測試機，包括測試傳輸線和電壓探頭電阻;所述測試傳輸線指的是從所述芯片 輸出裝置的輸出端到所述電壓探頭電阻的一端之間的傳輸線;所述集成負載，包括負載電 容、隔離/負載電阻;所述隔離/負載電阻，接于所述芯片輸出裝置的輸出端與所述測試傳輸 線之間;所述負載電容的一端接于所述芯片輸出裝置的輸出端與所述隔離/負載電阻之間。 在測試機與端口等效內阻之間添加一個隔離/負載電阻，這樣負載電阻增大，可以隔離/大 幅降低傳輸線的額外負載影響，鼓包現象得到明顯改善。
[0118] 進一步的，對于50pF加500 Q負載電阻測試需求，采用本發明所述方法，可以實現 負載電阻RA從DC到射頻都是500 Q負載，同時由于測試機電壓探頭電阻與傳輸線匹配，不存 在傳輸線內電壓脈沖反射問題，傳輸線完全表現為50 Q特征阻抗，消除了隔離/負載電阻與 傳輸線寄生電容可能引入的RC時間影響問題。
[0119] 進一步的，對于50pF負載電容情況，本發明使用了 100Q~25kQ隔離/負載電阻， 隔離/大幅降低傳輸線的額外負載影響，緩解多輸出端口同時開啟時導致的瞬間異常大電 流現象。
[0120]盡管已描述了本申請的優選實施例，但本領域內的普通技術人員一旦得知了基本 創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包 括優選實施例以及落入本申請范圍的所有變更和修改。
[0121]顯然，本領域的技術人員可以對本申請進行各種改動和變型而不脫離本申請的精 神和范圍。這樣，倘若本申請的這些修改和變型屬于本申請權利要求及其等同技術的范圍 之內，則本申請也意圖包含這些改動和變型在內。
【主權項】
1. 一種高速信號隔離裝置，其特征在于，包括:芯片輸出裝置、集成負載、測試機； 所述測試機，包括測試傳輸線和電壓探頭電阻；所述測試傳輸線指的是從所述芯片輸 出裝置的輸出端到所述電壓探頭電阻的一端之間的傳輸線； 所述集成負載，包括負載電容、隔離/負載電阻；所述隔離/負載電阻，接于所述芯片輸 出裝置的輸出端與所述測試傳輸線之間;所述負載電容的一端接于所述芯片輸出裝置的輸 出端與所述隔離/負載電阻之間。2. 根據權利要求1所述的一種高速信號隔離裝置，其特征在于，所述隔離/負載電阻的 阻值=測試標準要求的負載電阻阻值-所述電壓探頭電阻的阻值。3. 根據權利要求1所述的一種高速信號隔離裝置，其特征在于，所述電壓探頭電阻的阻 值與所述測試傳輸線的特征阻抗的誤差范圍為:-20%~+20%。4. 根據權利要求1所述的一種高速信號隔離裝置，其特征在于，所述測試傳輸線的特征 阻抗為50歐姆±10歐姆。5. 根據權利要求1所述的一種高速信號隔離裝置，其特征在于，所述芯片輸出裝置的接 地端、所述負載電容的另一端、所述測試傳輸線的接地端、所述電壓探頭電阻的另一端都接 到地端。6. 根據權利要求5所述的一種高速信號隔離裝置，其特征在于，所述芯片輸出裝置包括 芯片輸出脈沖源、端口等效內阻； 其中，所述芯片輸出脈沖源連接所述芯片輸出裝置的接地端； 所述端口等效內阻連接所述芯片輸出裝置的輸出端。7. 根據權利要求1~6所述的一種高速信號隔離裝置，所述芯片輸出裝置具體為:MOS結 構，或者三極管結構，或者CMOS結構、或者TTL結構。8. 根據權利要求1~6任一權項所述的一種高速信號隔離裝置，其特征在于，在所述集 成負載中，所述隔離/負載電阻和所述負載電容由兩個繼電器控制； 其中，第一繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第一繼電器的另一 端與所述負載電容和所述隔離/負載電阻的共同連接點連接； 所述第二繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第二繼電器的另一端 與所述測試傳輸線連接;所述負載電容的另一端與地連接，所述隔離/負載電阻的另一端與 所述第二繼電器和所述測試傳輸線的共同連接點連接。9. 根據權利要求8所述的一種高速信號隔離裝置，其特征在于， 所述第一繼電器、所述第二繼電器由微機電系統MEMS工藝集成制作;或者 所述第一繼電器、所述第二繼電器、所述隔離/負載電阻由所述MEMS工藝集成制作在一 起;或者 所述第一繼電器、所述第二繼電器、所述負載電容由所述MEMS工藝集成制作在一起;或 者 所述第一繼電器、所述第二繼電器、所述隔離/負載電阻、所述負載電容由所述MEMS工 藝集成制作在一起。10. 根據權利要求1~6任一權項所述的一種高速信號隔離裝置，其特征在于，在所述集 成負載中，所述隔離/負載電阻和負載電容由三個繼電器控制； 其中，第三繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第三繼電器的另一 端與所述負載電容和所述隔離/負載電阻的共同連接點連接； 第四繼電器的一端與所述芯片輸出裝置的輸出端連接，所述第四繼電器的另一端與所 述測試傳輸線連接； 第五繼電器的一端與所述隔離/負載電阻的另一端連接，所述第五繼電器的另一端與 所述第二繼電器和所述測試傳輸線的公共連接點連接； 所述負載電容的另一端接地。11. 根據權利要求10所述的一種高速信號隔離裝置，其特征在于， 所述第三繼電器、所述第四繼電器、所述第五繼電器由MEMS工藝集成制作;或者 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述隔離/負載電阻由所述MEMS 工藝集成制作在一起;或者 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述負載電容由所述MEMS工藝集 成制作在一起;或者 所述第三繼電器、所述第四繼電器、所述第五繼電器、所述隔離/負載電阻、所述負載電 容由所述MEMS工藝集成制作在一起。12. 根據權利要求1~6任一權項所述的一種高速信號隔離裝置，其特征在于，在所述集 成負載中，所述隔離/負載電阻和第六繼電器并聯，所述第六繼電器的一端與所述隔離/負 載電阻的一端連接，所述第六繼電器的另一端與所述隔離/負載電阻的另一端連接。13. 根據權利要求12所述的一種高速信號隔離裝置，其特征在于， 所述第六繼電器、所述隔離/負載電阻由MEMS工藝集成制作在一起;或者 所述第六繼電器、所述負載電容由所述MEMS工藝集成制作在一起;或者 所述第六繼電器、所述隔離/負載電阻、所述負載電容由所述MEMS工藝集成制作在一 起。14. 根據權利要求1所述的一種高速信號隔離裝置，其特征在于，所述測試傳輸線包括： 測試電路板走線和連接用傳輸線纜。
【文檔編號】G01R31/28GK105929317SQ201610225303
【公開日】2016年9月7日
【申請日】2016年4月12日
【發明人】曾傳濱, 張晴, 倪濤, 羅家俊, 韓鄭生
【申請人】中國科學院微電子研究所