一種核素能譜數字化采集系統及其采集方法
【技術領域】
[0001]本發明涉及核輻射探測技術領域，具體地說是一種核素能譜數字化采集系統及其米集方法。
【背景技術】
[0002]在核素分析和識別過程中，需要對通過前端電子學獲取核探測器輸出的指數衰減脈沖信號，并從脈沖信號中提取其能量信息形成能譜數據，然后通過數字計算機對能譜數據進行處理和核素分析。
[0003]現有的能譜采集電子學系統通常是由模擬電路實現的，但由于在脈沖處理鏈路中各級模擬器件會不斷引入噪聲，且易受到溫度等外部環境的影響，因此會降低采集到的能譜核素峰的分辨率，從而降低核素分析的準確度。然而數字化能譜采集方法能有效解決這一問題，將核脈沖進行數字化采樣，由于在采樣后的數字化處理過程中不會引入噪聲且不受到溫度等環境因素的影響，因此能有效提高能譜數據中各個核素峰的分辨率。
【發明內容】
[0004]本發明的目的就是為了克服上述現有技術中的不足之處，提供一種核素能譜數字化采集系統及其采集方法，能夠對輸入的核脈沖信號進行數字化采樣和處理，降低能譜數據中的噪聲，提高核素峰的分辨率。
[0005]本發明的目的是通過如下技術措施來實現的。
[0006]一種核素能譜數字化采集系統，包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，FPGA電路的輸出端與ARM處理器電路相連；所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經外部總線接口與ARM處理器電路相連。
[0007]本發明還提供了一種上述核素能譜數字化采集系統的采集方法，包括以下步驟:
(1)放大電路對核探測器輸出的指數衰減信號的幅值進行放大處理，使得放大后的核脈沖信號的峰值等于高速ADC輸入量程的上限；
(2)高速ADC電路對放大后的核脈沖信號進行離散化采樣，將核脈沖模擬信號轉換為數字信號輸出至FPGA電路；
(3)FPGA電路接收高速ADC電路輸出的數字化核脈沖信號，通過其內部的二階差分濾波器、梯形濾波器、比較器、過零檢測模塊、基線估計模塊、峰值采樣模塊獲取其峰幅信息，并將這些峰值信息存儲在內部存儲器中；
(4)ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內部存儲器中的脈沖峰值信息，并對其進行累積從而形成能譜數據。
[0008]本發明核素能譜數字化采集系統及其采集方法，結構簡單，操作方便，能夠對輸入的核脈沖信號進行數字化采樣和處理，有效降低能譜數據中的噪聲，提高核素峰的分辨率。
【附圖說明】
[0009]圖1是本發明實施例中的放大電路連接圖。
[0010]圖2是本發明實施例中FPGA電路的內部原理圖。
[0011]圖3是本發明實施例中FPGA電路信號處理示意圖。
【具體實施方式】
[0012]為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。
[0013]本發明實施例提供了一種核素能譜數字化采集系統，主要由放大電路、高速ADC電路、FPGA電路、ARM處理器電路構成，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，FPGA電路的輸出端與ARM處理器電路相連。
[0014]如圖1所示為放大電路連接圖，其中電阻Rl與電位器R2以及放大器Ul構成正向放大電路，所述電阻Rl接放大器Ul的負極輸入端，電位器R2接在放大器Ul的負極輸入端和輸出端之間，通過調整電位器R2的阻值以改變放大電路的方法倍數，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限，電容Cl并聯在電位器R2的兩端，電容Cl產生的積分效應能有效濾除脈沖信號中的高頻噪聲，提高輸出信號的信噪比。
[0015]如圖2所示為FPGA電路的內部原理圖。所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經外部總線接口與ARM處理器電路相連。
[0016]本實施例還提供了上述核素能譜數字化采集系統的采集方法，包括以下步驟:
(I)放大電路對核探測器輸出的指數衰減信號的幅值進行放大處理，通過調整電位器
R2的阻值以改變放大電路的方法倍數，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限。
[0017](2)高速ADC電路對放大后的核脈沖信號進行離散化采樣，將核脈沖模擬信號轉換為數字信號輸出至FPGA電路。
[0018](3)高速ADC電路輸出信號為指數衰減信號，如圖3a所示。當信號進入FPGA后分別被送到二階差分濾波器與梯形濾波器中進行處理。二階差分濾波器對輸入信號進行二階差分處理，其輸出如圖3b所示。該輸出信號通過一個比較器與特定的閾值進行幅值比較，當其幅值大于該閾值時會使能過零檢測模塊。上述閾值可根據信噪比和噪聲水平進行設定，閾值應略高于噪聲水平，使得噪聲不會產生誤觸發信號。當過零檢測模塊被使能時，它會對二階差分濾波器的輸出信號進行過零檢測，并在其過零點處產生一個觸發信號，如圖3c所示。梯形濾波器將輸入的指數脈沖信號轉換為一個梯形信號，如圖3d所示。基線估計模塊對梯形濾波器輸出的梯形信號進行基線估計，計算信號的基線值。基線扣除模塊將梯形信號減去基線值以達到扣除基線的目的，消除基線漂移所帶來的影響。峰值提取模塊對濾除基線后的梯形信號進行峰值采樣，峰值采樣的采樣點是將過零檢測模塊輸出的觸發進行延時，使其處于梯形信號的平頂區域的中點處，如圖3e所示。采樣得到的峰值能量信息被存儲在FPGA的內部存儲器中，存儲器通過外部總線接口與ARM處理器相連接，使得ARM處理器能夠訪問FPGA的內部存儲器讀取脈沖峰值信息。
[0019](4) ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內部存儲器中的脈沖峰值信息，并對其進行累積從而形成能譜數據。
[0020]以上所述為本發明的較佳實施例而已，但本發明不局限于該實施例和附圖所公開的內容。
【主權項】
1.一種核素能譜數字化采集系統，包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，其特征是:所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，FPGA電路的輸出端與ARM處理器電路相連；所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經外部總線接口與ARM處理器電路相連。
2.根據權利要求1所述的核素能譜數字化采集系統，其特征是:所述放大電路包括電阻Rl與電位器R2以及放大器U1，所述電阻Rl接放大器Ul的負極輸入端，電位器R2接在放大器Ul的負極輸入端和輸出端之間，通過調整電位器R2的阻值以改變放大電路的方法倍數，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限，電容Cl并聯在電位器R2的兩端，電容Cl產生的積分效應能有效濾除脈沖信號中的高頻噪聲，提高輸出信號的信噪比。
3.一種如權利要求1所述的核素能譜數字化采集系統的采集方法，其特征是該方法包括以下步驟: (1)放大電路對核探測器輸出的指數衰減信號的幅值進行放大處理，使得放大后的核脈沖信號的峰值等于高速ADC輸入量程的上限； (2)高速ADC電路對放大后的核脈沖信號進行離散化采樣，將核脈沖模擬信號轉換為數字信號輸出至FPGA電路； (3)FPGA電路接收高速ADC電路輸出的數字化核脈沖信號，通過其內部的二階差分濾波器、梯形濾波器、比較器、過零檢測模塊、基線估計模塊、峰值采樣模塊獲取其峰幅信息，并將這些峰值信息存儲在內部存儲器中； (4)ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內部存儲器中的脈沖峰值信息，并對其進行累積從而形成能譜數據。
4.根據權利要求3所述的采集方法，其特征是步驟(3)中獲取數字化核脈沖信號峰幅信息的具體操作為: 步驟一，高速ADC電路的輸出信號為指數衰減信號，當信號進入FPGA后分別被送到二階差分濾波器與梯形濾波器中進行處理； 步驟二，二階差分濾波器對輸入信號進行二階差分處理，其輸出信號通過一個比較器與特定的閾值進行幅值比較，當其幅值大于該閾值時會使能過零檢測模塊，當過零檢測模塊被使能時，它會對二階差分濾波器的輸出信號進行過零檢測，并在其過零點處產生一個觸發信號； 步驟三，梯形濾波器將輸入的指數衰減信號轉換為一個梯形信號，基線估計模塊對梯形濾波器輸出的梯形信號進行基線估計，計算信號的基線值，基線扣除模塊將梯形信號減去基線值以達到扣除基線的目的，消除基線漂移所帶來的影響； 步驟四，峰值提取模塊對濾除基線后的梯形信號進行峰值采樣，峰值采樣的采樣點是將過零檢測模塊輸出的觸發進行延時，使其處于梯形信號的平頂區域的中點處，采樣得到的峰值能量信息被存儲在FPGA的內部存儲器中。
【專利摘要】本發明涉及核輻射探測技術領域，提供一種核素能譜數字化采集系統及其采集方法，該系統包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，FPGA電路的輸出端與ARM處理器電路相連。本發明能夠對輸入的核脈沖信號進行數字化采樣和處理，降低能譜數據中的噪聲，提高核素峰的分辨率。
【IPC分類】G01T1-36
【公開號】CN104614756
【申請號】CN201510025153
【發明人】畢明德, 程翀, 廖武, 代傳波, 左亮周, 劉舜, 羅鵬, 張磊
【申請人】中國船舶重工集團公司第七一九研究所
【公開日】2015年5月13日
【申請日】2015年1月19日