專利名稱：低修改費用專用組件的制作方法
本申請對象涉及按照用戶參數(ASIC)的、包含集成電路的組件，該組件具有分配給其插腳的、用于接收或輸出電信號的設備，尤其是用于測試目的的、按照IEEE標準IEEE 1149.1a的邊界掃描(Boundary-Scan)設備，該組件配備了為預定的組件功能必須的插腳數。
為了解決電路技術類型的用戶專有的、提出的問題，采用專用集成電路ASIC。
由Elektronik(電子學)23/1997 114-122頁包含按照標準IEEE1149.1a的邊界掃描設備的專用組件原則上是眾知的。
如果需要預定的專用組件ASIC對變化了的參數匹配，則傳統上，修改必須有完整的設計階段、布局階段和測試階段。
作為本申請對象基礎的問題是為了用戶專用組件修改，尤其在只有較少設計修改的情況下降低有關開發成本和時間的開銷。
在通過前序部分標志勾畫出其輪廓的對象，本問題通過權利要求1的特征部分的特征解決。
本申請對象具有以下優點-對于新的連接頭(插腳)不需要改變邊界掃描邏輯，在頂平面的布線和插入輸入輸出緩沖器及其模似，因為可以使用備用插腳。
-取消建立新的BSDL(邊界掃描描述語言)文件和取消新的邊界掃描試驗圖形。
-沒有與ASIC制造廠商定的新插腳連接。
-在NAND(與非)樹上沒有改變，-有關節拍樹和SSO(Simultaneously Switching Outputs)沒有改變。
-再設計的錯誤慨率顯著下降，因為較小改變(少改變較少錯誤)，-有關插腳，JTAG(例如BSDL)的文件保持在同一狀態下，-簡化再設計的模擬，因為沒有新的插腳出現，-ASIC制造廠以比必須使用新的邏輯元件、且必影響總布局時低的成本提供用戶專用的、只要求限制在金屬化面上的組件的改變；申請對象通過改變內部布線提供邏輯功能改變的可能性，這在充分利用只要求限制在金屬化面上的改變的可能性情況下是能以低成本實現的，-以該省錢和省時間的方式可以實現再設計的慨率顯著提高。
本申請對象的有益擴展在附屬權利要求內敘述。
本申請對象作為實施例在為理解必要的篇幅內依靠附圖詳細說明如下，即
圖1示出在ASIC內實現本申請對象的原理圖。
在實現未詳細示出的用戶專用組件ASIC(Application SpecificIntegrated Circuit專用集成電路)中的集成電路IC時，為了實現規定的功能性必需給定的插腳數。根據標準IEEE 1149.1a，把插腳分配給可連接邊界掃描列的用于測試目的的設備，尤其是邊界掃描單元BSZIo..BSZIn,BSZ1o..BSZOm(代表Boundary-Scall-Zell Input或Boundary-Scan-Zelle Output)根據申請，除了必須的插腳數之外，如圖1中原理圖所示，預留與其它設備連接的額外的空閑插腳RI1..RIn,RO1..ROm(代表Reserve Input或Reserve Output)。其它設備涉及為每一插腳分配的邊界掃描單元，在必要時，涉及附加的邏輯功能，例如觸發器。在圖1上部示出了用作輸出端輸出電信號的插腳RO1..ROm(代表Reserve-Output)的實施形式，以及下部示出了用作輸入端接收電信號的插腳RI1..RIn(代表Reserve Input)的實施形式。
輸入端RI1..RIn經各緩沖電路IB1..IBn(代表Input Buffer)與從屬的邊界掃描單元BSZI1 BSZIn連接。多個輸入端的邊界掃描單元能聯合成一個塊BSZBI(代表Boundary-Scan-Zellen-BlockInput)。對輸入端RI1..RIn，在集成電路的半導體襯底上預留區域RPI(代表Reserve Plane Input)，其中對多個輸入端RI1..RIn可以預留一公共區域。輸入端RI1..RIn可與安排在預留區域上的觸發器RI1FF..RInFF(代表可安排在預留區域上的Reserve-InputFlip-Flop)連接。提供的預留區域用于在原始實施時刻還不知道的、然而在以后的時刻，例如在再設計集成電路時有必要實施的其它功能性。在該預留區域可以已經提供簡單的邏輯電路，例如邏輯門電路和/或觸發電路用于以后的再設計。在原始的實施ASIC情況下，在運行時輸入端RI1..RIn可固定地處于邏輯狀態‘0’或‘1’。
在申請對象的框架內，下述措施對作為備用輸入端預留的插腳有重要性，-安裝輸入緩沖器-提供BS單元及其上面布線以及實現必要的模擬-輸入端的NAND樹形布線。
輸出端RO1..ROm與具有選通插腳En1..Enm(代表Enable)的從屬的緩沖器電路OB1..OBm(代表Output Buffer)連接，其中緩沖器電路的輸入端與邊界掃描單元BSZO1..BSZOm連接。多個輸出端的邊界掃描單元可以組合成一個塊BSZBO(代表Boundarg-Scan-Zellen Block Output)。對一個輸出端RO1..ROm而言，在集成電路的半導體襯底上預留一區域RPO(代表Reserve Plane Output)，其中對多個輸出端RO1..ROm可以預留一公共區域。提供的該預留區域RPO用于在原始實施時刻還不知道的、然而在以后的時刻，例如在再設計集成電路時有必要實施的其它功能性。在預留區域上可以已經提供簡單的邏輯電路，例如為在以后的再設計中應用的邏輯門電路和/或觸發電路。在原始實施ASIC情況下，在運行時輸出端RO1..ROm可固定地處在邏輯狀態“0”或“1”。
輸出端RO1..ROm可與安排在預留區域上的觸發器RI1FF..RInFF(代表Reserve-Input Flip-Flop)連接，該觸發器可以安排在預留區域上。
在申請對象的框架內下述措施對作為備用輸出端預留的插腳具有重要性，-安裝輸出緩沖器-提供BS單元和為輸出緩沖器的起動信號及其上面布線以及實現所需要的模擬-對以后的使用的可能的空閑邏輯電路(FF，最簡單的門電路)。
因此在申請對象中在ASIC未利用的ASIC插腳(備用插腳)和觸發器(備用FF)作為用于可能的再設計的靜止的儲備執行。備用管腳幾何上均勻分布到ASIC的四側。備用的FF分別連接到備用的管腳的輸入緩沖器或輸出緩沖器上。
權利要求
1．按照用戶參數(ASIC)的、包含集成電路的組件，該組件具有分配給其插腳的用于接收或輸出電信號的設備、尤其是用于測試目的的、按照IEEE標準IEEE 1149.1a的邊界掃描設備，該組件配備了為預定的組件功能必須的插腳數，其特征為，除了必要的插腳數之外，額外安排了空閑的插腳，其中給空閑的插腳各分派邊界掃描設備。
2．按照權利要求1所述的組件，其特征為，給空閑的插腳配備邏輯功能。
3．根據前述權利要求之一所述的組件，其特征為，給空閑的插腳各分配一個觸發器。
4．根據前述權利要求之一所述的組件，其特征為，空閑的插腳均勻地分布到必要的插腳上。
5．根據前述權利要求之一所述的組件，其特征為，為了接收信號預留的空閑插腳按照NAND樹原理布線。
全文摘要
專用組件ASIC除了為已提供的功能組必須的插腳數之外,具有額外的插腳作為以后修改的備用。為幾何上可均勻分布安排的、并用作輸入端或輸出端的額外插腳預留緩沖器,邊界掃描設備以及必要時邏輯基本功能。在再設計時,尤其在只有較小設計修改時,可以顯著減少開發成本和時間的化費。
文檔編號G01R31/28GK1320215SQ99811547
公開日2001年10月31日 申請日期1999年9月1日 優先權日1998年9月29日
發明者M·格哈梅施盧, K·克勞澤 申請人:西門子公司