專利名稱：具有i高速緩沖simd技術的可伸縮試驗機構造的制作方法
技術領域：
本發明涉及并行計算機、半導體試驗設備，更具體地說，涉及為設計和質量控制目的而在半導體裝置生產中使用的這種設備的工程技術。
在芯片生產期間測試的主要用途是，確定加工的模片是否與芯片設計者對其功能和電氣性能的期望一致。試驗機是一臺允許芯片制造者在半導體生產流水線“后端”進行這種比較的重要設備。
在測試期間，芯片稱作“測試中的裝置”或DUT。如熟知的那樣，這樣一種芯片帶有多根電氣觸針，這些觸針用作輸入和輸出與有關電路通信的信號以便控制芯片和從其接收響應的路徑。試驗機通過在測試過程期間驅動波形進入DUT的輸入端而同時觀察其輸出端來研究它。
試驗機的要求是嚴格的試驗機必須能夠產生和測量其變化速率比DUT時鐘速率大一個量級的波形，并且試驗機必須能夠準確地保持其數值量級比DUT規格的分辨率精細的計時精度。
測試的結果以各種方式使用。在生產期間，輸出波形的觀察用來確定芯片內無電氣缺陷。在失效分析中，試驗機可以以無限重復模式激發芯片，同時工程技術人員探測內部節點。在試驗期間一次單獨的輸入信號變化或輸出信號測量叫做“插針事件”，或者簡單地叫做“事件”。
對于最新設計芯片的性能鑒定，試驗機改變事件發生的次數，以便相對于輸入鎖存控制信號測量用于輸入信號的建立和保持余量、和測量從輸入到輸出的傳播延遲。在芯片的設計階段期間，測試結果確認關鍵電路的工作原理。
由芯片制造者的電壓、電流、和轉換速率規格，建立為輸入波形產生的、和為輸出波形期望的電氣特性。產生輸入波形和測量輸出波形的子電路的集合是一種PE(插針電子電路)。PE是其精度、靈活性、和功率帶寬乘積在試驗機的關鍵規格中的模擬裝置。PE的內部結構在本發明的范圍之外。
在功能測試期間，由測試程序用算法建立產生于輸入波形中或期望存在于輸出波形中的邏輯狀態序列。現代試驗機的核心是對于每根DUT插針產生事件序列的數字系統。插針的驅動事件指引插針的PE驅動器改變輸入波形。插針的選通事件是插針邏輯值的測量，插針邏輯值從其電量值由插針的PE比較器轉化。每個驅動事件包括到PE的控制信號的精確計時變化，并且每個選通事件是相對于期望的插針輸出電平的精確計時測量。
事件的數字表示指定類型(動作、值等)和時間。事件類型是命名可能事件之一的數字代碼字。一些實例事件是“驅動輸入到邏輯0”、“停止驅動輸入”、“對于邏輯1檢查輸出”、及“停止檢查輸出”。事件時間一般規定為某一預定時間間隔的整數倍，該時間間隔對應于事件時間代碼的最小有效位。每個數字代碼事件皆被轉換成一個接近指定時間發生的事件。試驗機對指定事件時間的保證靠近，在試驗機的關鍵規格中稱作“邊緣放置精度”。
就1982年出現的IBM的試驗機每插針構造、及其后幾乎由每個試驗機制造商以某種形式采納而論，試驗機的數字系統已經變得非常類似于SIMD(單指令流/多數據流)計算機。SIMD計算機一般包括一個或多個單芯片處理元件模塊，每個模塊帶有一個或多個接到多芯片子系統(MCS)上的處理元件和接口。處理元件承受SIMD計算的工作負載的沖擊，而諸MCS提供處理元件中的坐標。
具有SIMD計算機構造的常規試驗機數字系統10的一個例子表示在
圖1-5中。系統控制器20運行多個程序，這些程序包括試驗機操作系統、測試程序開發環境(編輯程序和調試程序)、結果分析工具、及DUT失效分析工具。對數字系統來說，由系統控制器20進行的主要功能是存儲和排序測試程序。
數字系統10(另外稱作高速系統)是試驗機的主要算法元件。數字系統10包括表示在圖4和5中的一陣列計時發生器70(TG，有時稱作事件發生器)，計時發生器70集體由一個單系統控制器20管理。一組計時發生器70經一條插針通道82連接到每個DUT針的PE 80電路上。
PE 80電路包括一個產生輸入波形的驅動器、和一個相對于基準電平測量輸出波形的比較器。插針通道82把TG 70驅動控制輸出輸入到PE的TG 70驅動控制輸入端，并且插針通道82把PE的比較器輸出輸出到TG 70測量插針值輸入端。各事件屬于如下四類精確計時動作(1)驅動插針輸入的PE驅動器的狀態變化(驅動器通/驅動器斷)，(2)由PE驅動器對插針驅動的值的變化(邏輯1/邏輯0)，(3)插針輸出觀察狀態的變化(開始比較/停止比較)，或(4)插針輸出值的瞬時觀察(比較邏輯1/比較邏輯0)。
在測試運行期間，系統控制器20執行測試程序。系統控制器20把一個指令序列播散到TG 70的陣列，諸TG 70隨之產生用于每根DUT插針的事件序列。一個TG 70基本上是一個把事件類型和施加時間表示為數字代碼的數字電路。響應從系統控制器20播散的指令，TG 70數字計算事件類型、以及把該事件施加到DUT插針上的精確時間。
這些數字事件代碼在諸TG的邊緣處轉換成精確計時的驅動器信號變化(對于輸入事件)，或精確計時的插針值測量(對于選通事件)。該轉換電路通常叫做事件轉換器(或格式化器)74。事件轉換器74進行驅動事件的數模轉換和選通事件的模數轉換。事件轉換器74的時間域數模轉換器子電路叫做游標(vernier)。游標的線性、振動、和重新啟動間隔直接對試驗機最重要的性能特性產生影響。
圖2表示系統控制器20的一些細節。通過操作員控制臺31，系統控制器20向操作員顯示運行記錄數據，允許操作員改變測試參數(關于DUT的電、熱、和計時特性)，及允許操作員監視和改變測試流程。系統控制器20的磁盤存儲裝置32是測試程序的主要貯藏器。
系統控制器20產生一個系統時鐘，并且在該時鐘的每個循環上，產生一條指令，它通過一個全局指令播散網40分配，如圖1中所示。全局播散的指令除DUT時鐘相位信息外還規定用于試驗機指令循環的邏輯DUT活動。全局播散的指令規定每根插針事件序列的集合的已知組之一，一個每根DUT插針事件序列。
全局指令播散網40把系統時鐘和指令傳輸到TG 70的陣列。TG70包括在計時發生器積木塊50(TGBB)內。TGBB 50比包括在數字系統中的電路占優。諸TG 70響應系統控制器20，FAIL(失效)信息指示一些DUT輸出插針選通值是否在某些向量上與期望的不同。諸TG 70還提供允許系統控制器監視每個系統元件狀態的RDBACK信息。
圖3示意地表示常規試驗機TGBB 50。它包含一個計時發生器模塊陣列60(TGM)，發生器模塊的每一個又包括一個TG 70陣列，與用來存儲包括模式數據的TG配置信息、和包括運行記錄數據的局部試驗結果信息的局部存儲器62相聯。如圖3中所示，常規試驗機的TGM 60在1對1基礎上與DUT插針通道相聯。常規試驗機不可改變地把TGM 60內TG 70的集合與一個唯一確定的DUT插針通道82相聯。
圖4是方塊圖，表示包含K個TG 70、和一個起并聯串聯轉換器作用的K比1 TG至插針聚集器64的一個常規試驗機的TGM 60。在常規試驗機中，值K在所有TGM 60中是共用的。在常規試驗機中的TG至插針聚集器64，把來自TGM 60內的諸TG 70的多個驅動事件相結合，以便以時間順序方式傳送到DUT插針通道82。而且，TG至插針聚集器64把測量插針值輸出到TGM 60內的所有TG70，以便在選通事件中參考。TGM 60還包含一個響應網絡接口65和一個局部外存儲器接口66。
表示在圖4中的局部控制器68，在TGM 60內對從用于重新播散的全局播散指令接收的時鐘起電氣標準化的作用。局部控制器68還可以為全局播散指令提供流水線階段，以便經局部指令播散網絡69以后在TGM 60內重新播散。
圖5表示一個常規TG 70。TG 70包含在功能測試期間只讀、且用來建造事件序列的多個存儲元件。存儲元件只有當認定由上下文管理器72產生的局部存儲寫允許信號時，才是可寫的。上下文管理器72允許通過系統控制器20選擇性地初始化和查詢TG 70。事件轉換器74按時在希望點處把數字編碼驅動事件，轉換成出現的PE驅動器控制信號變化。事件轉換器74進一步按時在希望點處把數字編碼選通事件，轉換成通過抽樣DUT插針的邏輯值實現的失效輸出(如由PE比較器輸出所示)。常規TG 70還包含一條失效流水線78，經失效流水線78使運行記錄數據與在隨后全局播散指令中指示的數據運行記錄要求同步。
如以上提及的那樣，IBM引入了“計時每插針”組織，其中與每條DUT插針通道82相聯的TG 70包含一個計時發生器電路。這種組織具有把可能的唯一計時特性提供給每根DUT插針的靈活性優點。在二十世紀八十年代及進入二十世紀九十年代后，多家試驗機制造商擴充了計時每插針組織，以包括一批TG 70每插針。在這樣系統中的TG 70不必是一種單電路結構的重復，而可以是專用電路。諸TG 70不獨立地起作用，而是每個試驗機指令循環產生事件，如由與每根DUT插針相聯的波形存儲器引導的那樣。這種構造廣泛用在當今銷售的試驗設備中。
在1988年，Schlumberger開發了“定序器每插針”組織[West和Napier，“Sequencer Per PinTMTest System Architecture”，Internationl Test Conference Proceedings，PP.355-361，1990]。這種數字系統構造為每條DUT插針通道82提供了一批固定尺寸的計時發生器70、和一個用來把事件分配給用于DUT插針通道82的計時發生器70的定序器。這種組織在對于每根DUT插針獨立產生的波形的計時特性方面，具有高度靈活性的優點。
在1989年，ASIX提出了一種數字系統組織，其中TG 70經一個線性陣列網絡互連[Lesmeister，”The Linear Array Systolic Tester(LAST)”，Internationl Test Conference Proceedings，pp.543-549，1989]。這種數字系統組織允許TG 70共享對一個共用模式存儲器的訪問，因而減小了存儲器帶寬要求，由此降低試驗系統的成本。
在1992年，LTX/Trillium提出了一種包含一個基于片載鎖相環(PLL)的時鐘發生器的單芯片TG 70結構[Alton，”TGENFlexibleTiming Generator Architecture”，Internationl Test ConferenceProceedings，pp.439-443，1992]。PLL輸出以4倍的系統時鐘速率振蕩，但不用來倍增系統時鐘速率以上的事件速率。相反，高速基準時鐘用來簡化子時鐘間隔游標(邊緣轉換器74)的實施，后者的線性是試驗機整個計時精度的關鍵。隨著跨過的時鐘間隔長度增大，線性趨向于減小，從而把高速率片載時鐘用來縮短由游標跨過的間隔。
在1992年，Hewlett-Pachard開發了“處理器每插針”組織[Schoettmer和Minami，“Challenging the‘High Performance-HighCost’Paradigm in Test”，International Test ConferenceProceedings，pp.870-879，1995]。這種數字系統構造為每條DUT插針通道82提供了一個獨立編程的測試處理器，用來產生邏輯值序列和控制應用于DUT插針通道82的連續事件的產生。這種組織具有減少通過全局指令播散網絡40輸送的信息量、因而降低其成本的優點。通過把定序從系統控制器20運動到TG 70中，HP發明排除了全局指令播散瓶頸，該瓶頸限制測試系統的靈活性和可伸縮性并因此趨于增大其成本。
盡管SIMD計算機構造具有低成本的固有優點，但上述的常規半導體測試系統在降低制造成本方面不成功。事實上，由該數字系統代表的試驗機的制造成本部分在過去25年已經增長了約60％，并且跡象是，隨著為每根插針ALPG(算法模式產生)或DSP(數字信號處理)采取措施，這部分將繼續增大。
在以上提及的常規試驗系統中，盡管把每組幾個計時發生器70分配給DUT的相應插針，以組合事件和形成高速測試模式，但這樣一種關系在計時發生器70的組與DUT插針之間是固定的。制造成本由于每種試驗機變形需要計時發生器70的獨特組合而變高，因為不可能自由地重新配置計時發生器-插針關系。
在基于SIMD的半導體試驗機中，計時發生器的每一個包括一個一般可編程的處理器元件。然而，在常規試驗機中，在計時發生器70中沒有數據通信。因此，常規試驗機不能夠在事件產生中，如在完成數字信號處理功能或每根插針的算法模式產生中，實現足夠的靈活性。
常規試驗機包括一個昂貴的系統控制器20，以完成由一個高頻系統時鐘進行的高速操作。況且，這樣一種高系統時鐘速率需要一個高速全局指令播散網絡40、以及一個高速系統控制器20，從而導致試驗機硬件的高成本。
因此，本發明的目的在于，提供一種包括一種單指令流多數據流(SIMD)計算機構造的半導體試驗機，這種構造通常能用于低端至高端的半導體試驗機系統，遍及該范圍實現高制造效率和相關的低成本。
本發明的另一個目的在于，提供一種包括一種SIMD計算機構造的半導體試驗機，這種構造在測試中能夠靈活和自由地把計時(事件)發生器(TG)分配到半導體裝置的任何插針(DUT)。
本發明的又一個目的在于，提供一種包括一種SIMD計算機構造的半導體試驗機，這種構造通過在多個TG中通信測試信息能夠進行靈活的事件產生，以用相對低成本的硬件資源實現復雜和高級的性能。
本發明的又一個目的在于，提供一種包括一種SIMD計算機構造的半導體試驗機，其中一個系統控制器甚至對于高端半導體試驗機也能由諸如個人計算機之類的低成本計算機形成。
本發明的又一個目的在于，提供一種包括一種SIMD計算機構造的半導體試驗機，這種構造通過使用高速計時發生器能夠進行有效測試向量的產生，而不需要高速系統控制器或高速全局指令播散網絡。
本發明的又一個目的在于，提供一種包括一種SIMD計算機構造的半導體試驗機，這種構造通過使用一個多重時鐘發生器和一個指令高速緩沖存儲器的組合能夠進行有效測試向量的產生。
在本發明的一個方面，用來測試DUT的半導體試驗機包括多個插針電子電路，以一對一關系與用來與其操作連接的DUT的多根插針相對應；多條插針通道，分別聯接到用于與相應DUT插針連通的相應插針電子電路上；一個數字系統控制器，用來產生一個系統時鐘、及存儲和定序至少一個測試程序；多個計時發生器模塊，響應數字系統控制器；及多個多芯片子系統，用來控制、定坐標、和存儲增大計時發生器模塊。每個計時發生器模塊是一個帶有在其上形成的計時發生器陣列的單半導體芯片，該計時發生器陣列用來產生測試DUT的精確計時驅動事件、和選通事件的預定序列。計時發生器可操作地與被選中的插針通道相聯。每個計時發生器模塊進一步包括在多芯片子系統與模塊中計時發生器的每一個之間的接口連接器。
在本發明中，在軟件控制下把計時發生器(TG)靈活地分配到DUT插針。把計時發生器互連，以便在其間交換中間數據。根據本發明，在各種試驗機中能使用相對低成本的標準計時發生器，因為自由地分配計時發生器以滿足試驗機的規格或要求。而且，通過中間數據交換能由本發明的模式發生器進行復雜的測試模式產生，如算法模式、或復雜的處理器操作，如數字信號處理。
在本發明的另一方面，一種具有SIMD計算機構造的半導體試驗機包括一個全局指令播散網絡，由以系統時鐘速率振蕩的系統時鐘信號調整；一個多芯片子系統，由一個第二時鐘信號調整；一個計時發生器模塊，實現在單芯片上，并且聯接到全局指令播散網絡上和多芯片子系統上；一個多重時鐘發生電路，用來響應系統時鐘信號產生多個時鐘信號，這些時鐘信號的時鐘速率高于系統時鐘速率；及一個指令高速緩沖存儲器元件，用來存儲指令和以比系統時鐘速率高的時鐘速率接收指令。
本發明的多重計時允許在TG模塊內局部產生高速率時鐘，并且指令高速緩沖存儲器消除了對高速全局指令播散的需要。根據本發明，計時發生器模塊包括指令高速緩沖存儲器，并且利用由其頻率高于系統時鐘頻率的多重時鐘發生電路產生的時鐘信號來訪問存儲器。因此，本發明的半導體試驗機能用相對低成本的硬件實現高速測試產生。
聯系附圖，通過考慮如下詳細描述，可以實現本發明的更好理解，在附圖中圖1是示意方塊圖，表示上文描述的常規半導體試驗機構造。
圖2是示意方塊圖，表示圖1常規技術中的一個系統控制器20。
圖3是示意方塊圖，表示表示圖1常規技術中的一個計時發生器積木塊(TGBB)50。
圖4是示意方塊圖，表示在常規技術中提供在圖3的TGBB 50中的一個計時發生器模塊(TGM)60。
圖5是示意方塊圖，表示在常規技術中提供在圖4的TGM 60中的一個計時發生器(TG)70。
圖6是示意方塊圖，表示本發明半導體試驗機構造的一個最佳實施例。
圖7是示意方塊圖，表示圖6本發明的、帶有可重新配置分配器電路元件的計時發生器積木塊(TGBB)150的一個例子。
圖8是示意方塊圖，表示本發明的計時發生器模塊(TGM)160中的結構的一個例子。
圖9是示意圖，表示提供在計時發生器中的本發明的一種事件計算器176的一個例子。
圖10是示意圖，表示提供在計時發生器中的本發明的一種事件轉換器174的一個例子。
圖11是電路圖，表示提供在本發明的事件轉換器電路174中一個驅動譯碼器的一個例子。
圖12是電路圖，表示提供在本發明的事件轉換器電路174中一個線性延遲元件的一個例子。
圖13是電路圖，表示提供在本發明的事件轉換器電路174中一個選通器的一個例子。
圖14是示意方塊圖，表示本發明的一個可重新配置分配器電路152的基本概念。
圖15、15A和15B是電路圖，表示本發明的一個可重新配置分配器電路152的一個例子。
圖16是示意電路圖，表示本發明可重新配置分配器電路152的一個拓撲例子，該電路是一個64至8分配器電路。
圖17是示意方塊圖，表示包括多重時鐘發生器和SIMD指令高速緩沖存儲器的一個局部控制器168的結構的例子。
圖18是示意圖，表示計時發生器和組合在一起的插針電子電路安裝在半導體試驗機測試頭中的一個例子。
圖19是示意圖，表示本發明半導體試驗機的硬件圖象。
圖20是示意圖，表示基于圖18配置的本發明半導體試驗機的硬件圖象。
圖6是示意方塊圖，表示在包括SMID計算機構造的本發明半導體試驗機中的一個數字系統100的配置。本發明者把這種構造命名為“STAR-I(帶有I高速緩沖SIMD技術的可伸縮試驗機構造)”。這種應用通過參考包括叫做“I高速緩沖的SIMD”相同發明者專利的公開(美國專利No.5,511,212，頒布于1996年4月23日，Multi-Clock SIMD computer and Instruction-Cache-EnhancementThereof(多時鐘SIMD計算機及其指令高速緩沖存儲器的增強)。該發明涉及單指令流多數據流(SIMD)計算機構造。
STAR-I的該公開講授了允許試驗機數字系統利用SIMD計算機構造的建造靈活性和編程可伸縮性優點的方法。在另一個方面，STAR-I包含一個允許事件發生電路靈活地分配到DUT插針上的電路，由此降低建造一種當事件速率要求跨過插針變化時能夠實現要求事件速率的系統的成本。
在另一個方面，STAR-I采用多時鐘SIMD計算機構造，以允許試驗機數字系統內的多芯片和內芯片電路的每一個在其最大速率下工作，該最大速率由其中實現電路的基于VLSI的技術的電路結構和發信號特性確定。STAR-I通過采用在I高速緩沖的SIMD專利中講授的方法，使試驗機數字系統的性能硬件成本比最大。
在圖6的數字系統100中，一個系統控制器120根據測試程序把系統時鐘和指令傳送到一個全局指令播散網絡140。數字系統100包括一個允許計時發生器積木塊(TGBB)150中數據交換的互連TG通信網絡112。系統控制器120把系統時鐘和指令經全局指令播散網絡140傳送到TGBB 150。TGBB 150包含一個計時發生器陣列170，后者的構造是將在以后詳細描述的一般可編程處理元件的構造。
這樣一種互連TG通信子系統112在常規試驗機中是不存在的，因為產生測試如通常理解的那樣不需要互連TG通信。包括互連TG通信網絡112的優點是它能夠使諸TG 170共享中間結果，例如在執行ALPG(算法模式產生)或DSP(數字信號處理)算法期間產生的結果。本發明的互連TG通信系統的獨特之處在于，它具有高維互連(包括2-D(維)和3-D(維)網)、以及雙向通信鏈路，并且允許在經全局指令播散網絡140發送的全局播散指令流的控制下交換TG寄存器文件數據。
由TGBB 150中的TG 170產生的事件經DUT插針通道182自由地分配到插針電子電路(PE)180。這種比起常規試驗機的一些可配置TG 70來的增強，增大了靈活性和可伸縮性，例如比起銷售的大量實例來允許降低TG結構成本。一個響應網絡190把測試結果，如失效信息，傳送到系統控制器120。
圖7是方塊圖，表示帶有一個可重新配置分配器電路152的TGBB 150的一個例子。TGBB 150包含一個計時發生器模塊陣列160(TGM)，諸模塊的每一個又包含一個TG陣列170，諸模塊與用來存儲包括模式數據的TG配置信息、和包括運行記錄數據的局部測試結果信息的局部存儲器162相聯接。一個互連TG網絡和接口154互連在TGBB 150內的TGM 160之間，并且提供至互連TG網絡112的一個接口。
可重新配置分配器電路152是一個軟件可配置的可重新配置電路，經該電路TG 170組的一個子組與DUT插針通道182組的子組的一個件相聯。由可重新配置分配器電路152實現的聯接把由TG子組每個件產生的驅動事件倍增到插針通道的相應驅動控制輸入上，并且還輸出由在TG子組每個件內的選通事件使用的該插針的觀察邏輯值。以后參照圖14-16將描述可重新配置分配器電路152更多細節。
圖8是方塊圖，表示包括本發明一個TG陣列170的TGM 160。TG 170的每一個包含一個事件計算器176和一個事件轉換器174。事件計算器176根據來自系統控制器120的指令產生編碼事件數據。事件轉換器174把來自事件計算器176的數字編碼驅動事件，轉換成在希望點按時發生的PE驅動器控制信號變化。事件轉換器174進一步把數字編碼選通事件，轉換成在希望點按時通過抽樣DUT插針的邏輯值(由PE比較器輸出代表的)實現的失效輸出。來自系統控制器120的系統時鐘和指令經一個局部控制器168和一個局部指令播散網絡169傳送到TG 170。TGM 160還包含一個響應網絡接口165和一個局部外存儲器接口166、以及一個互連TG通信網絡接口154。
除常規的功能外，圖8中所示局部控制器168的特征之一在于產生由系統時鐘導出的多重時鐘，該系統時鐘通過TG 170使用其頻率高于系統時鐘頻率的時鐘信號來調節高速事件產生。局部控制器168通過包括帶有一個高速緩沖存儲控制器和一個高速緩沖存儲器的一個指令高速緩沖存儲器元件，控制這種高速事件產生。局部控制器168的更多細節在下面參照圖17描述。
圖9表示本發明的事件計算器176的結構的一個例子。在這個例子中，事件計算器176包括一個功能單元211、一個寄存器文件212、一個指令映象/參數存儲器213、一個上下文管理器214、一個外部存儲器接口216、一個互連TG通信接口217、一個失效網絡接口218、及一個總線接口219。
圖9的事件計算器176按如下操作在每個循環期間所有元件的操作由經局部指令播散網絡169接收的指令控制。總線接口219提供一條在測試運行之前用于事件計算器176內的存儲元件初始化、而在測試運行之后用于結果抽取的低速通路。
功能單元211進行產生發送到事件轉換器的數字編碼事件所必須的計算。功能單元211的構成是，必須完成要求的功能的電路，包括ALU、轉動/移動裝置、及可能的一個乘法器或除法器單元。計算單元的位寬是一個非關鍵參數w。功能單元211還進行計算，以處理從事件轉換器174接收的選通失效信息。功能單元211計算用來訪問寄存器文件212的地址。功能單元211計算存儲在寄存器文件212中的值，并且功能單元211的計算結果可以存儲在寄存器文件212中。包含在寄存器文件212中的值包括一般與波形定義有關的值，包括編程事件次數和校準偏移。在其存儲或傳送之前延遲失效結果所需的這種存儲由寄存器文件212提供。
指令映象213是一個提供在事件計算中使用的參數的存儲器元件。指令映象213提供指定計時參數的一種間接方法，該方法便于用于具有復雜計時的測試裝置。指令映象213允許計算事件的計時參數取決于播散指令的一個字段，該播散指令指定在測試運行的每個步驟發生的裝置活動的類型。一種使用存儲在指令映象213中的參數的方法是作為進入存儲在寄存器文件212中的計時值的地址偏移。外部存儲器接口216為進入功能單元211的模式值提供一條路徑、以及為出自功能單元211的俘獲失效值提供一條路徑。
互連TG通信接口217為與拓撲相鄰事件計算器176的數據交換提供一條路徑。互連TG通信接口217的一個用途是提供由功能單元211在計算下一個事件時使用的當前插針狀態信息。此外，受功能單元211所計算事件影響的插針狀態的變化，經互連TG通信接口217輸出，其中它可以由其他事件計算器176參考。失效網絡接口218為發信號到系統控制器120的失效信息提供一條路徑。系統控制器120在測試運行期間，使用失效信息來控制測試程序的定序。
上下文管理器214產生一個禁止或啟動事件計算器176內的狀態變化的輸出信號。上下文管理器214在事件計算器176內響應播散指令和依靠由功能單元211產生的有條件結果，確定是否允許狀態變化。上下文管理器214提供一個完全通用的裝置，通過該裝置實現事件計算器的數據相關運算。
圖10是示意圖，表示本發明事件轉換器174的一種示例配置。在這個例子中，事件轉換器174包括一個譯碼器221、一個驅動編碼器222、一個選通器223及一個線性延遲元件224。譯碼器221接收由數字碼描述的驅動事件，如指示事件活動(驅動、選通、或窗口)的“ACT”、指示事件邏輯值(0、1、X、或Z)的VAL。譯碼器221翻譯代碼，并且產生相應的事件信號，例如DRV(驅動活動)、STB(邊緣選通活動)、OPN(窗口打開活動)、CLS(窗口閉合活動)、ONE(邏輯值1)、ZRO(邏輯值0)、EX(不關心)、及ZEE(高阻抗)。
驅動編碼器222接收事件信號，并且產生對應于事件信號的置位和復位信號，以便經可重新配置分配器電路152提供給PE 180驅動器。選通器223從PE 180比較器(未表示)經可重新配置分配器電路152接收信號，并且在選通計時處把信號與由譯碼器221定義的期望邏輯值相比較。線性延遲元件224根據來自事件計算器176的時間代碼，產生一個其計時分辨率小于系統時鐘周期的延遲脈沖DP。
圖11是電路圖，表示本發明驅動編碼器222的一個例子。驅動編碼器222按如下操作輸出的每一個是前沿激活。輸出經可重新配置分配器電路152發送到插針電子電路180驅動器(未表示)。輸出是DP脈沖的選通導數，從而DP脈沖確定激活沿的計時。當活動是DRV并且值是ONE時，啟動DHS(驅動高置位)信號。當活動是DRV并且值是ZRO時，啟動DHS(驅動高復位)信號。1)當活動是DRV時并且值既不是ONE也不是ZRO時，或者2)當活動不是DRV時，啟動DIS(驅動禁止置位)信號。當活動是DRV并且值是ONE或ZRO時，認定DIR(驅動禁止復位)信號。
圖12是電路圖，表示本發明事件轉換器174中的線性延遲元件224的一個例子。線性延遲元件224包括多個串聯連接的延遲元件2421-242n和一個多路復用器245。這樣一種延遲元件242的一個例子是順序連接的一對CMOS倒相器。延遲元件242的每個輸出連接到多路復用器245的唯一輸入上。根據來自事件計算器176的代碼TIM(在試驗機周期內的事件偏移)，多路復用器245選擇延遲元件的適當輸出作為延遲脈沖DP。
圖13是電路圖，表示提供在本發明的事件轉換器174中的選通器223的一個例子。在操作中，選通器223俘獲裝置輸出的結果，該結果由與DP信號的前沿確定的在特定時間的期望比較所得。來自插針電子電路180比較器的輸入ACH(上面比較高)和BCL(下面比較低)是彼此不相容的(在任意給定時間不能都認定)。來自事件計算器的輸入ZRO、ONE、和ZEE是彼此不相容的，以提供期望值的一個熱指示。來自事件計算器的輸入CLS、OPN、和STB是彼此不相容的，如果有的話，則指示特定的選通活動。
為了進行邊緣選通，選通器以精確時間估計比較。為了進行窗口選通，選通器以精確時間打開和關閉窗口。在其中窗口打開的時間段期間連續地估計比較；在窗口打開時出現的比較失效俘獲在存儲元件中。在圖13中，SEL(選通失效)輸出由OR(或)275產生。至OR 275的上輸入來自邊緣選通失效D-FF 271，而至OR 275的下輸入來自窗口選通失效鎖存器274。
邊緣選通失效(EFL)信號在D-FF 271中由電路輸入DP的前沿俘獲。EFL信號由OR 264產生，作為三個邊緣選通條件的或1)期望值是ONE，而插針值不是ACH(由AND 257產生)，2)期望值是ZRO，而插針值不是BCL(由AND 258產生)，或
3)期望值是ZEE，而插針值是ACH或BCL(由AND 259產生)。
窗口選通失效鎖存器274由AND 272產生的信號置位。AND 272估計窗口失效(WFL)信號和窗口打開鎖存器268的輸出的與。當并且只有當選通窗口打開時，才認定鎖存器268的輸出。WFL信號由OR 265產生，作為三個窗口選通條件的或1)期望值是ONE，而插針值不是ACH(由AND262產生)，2)期望值是ZRO，而插針值不是BCL(由AND 263產生)，或3)期望值是ZEE，而插針值是ACH或BCL(由AND 261產生)。
在窗口選通期間用于比較的期望值由3個D-FF 253、254、和256指示，其值是彼此不相容的。AND 251產生一個鎖存器控制信號，從而當認定OPN時這些值在DP的上升沿上俘獲。窗口打開鎖存器268由AND 266產生的OPN和DP的與置位。窗口打開鎖存器268由AND 267產生的CLS和DP的與復位。窗口選通失效鎖存器由DP的AND 273產生的與和由OPN和STB的OR 269產生的或復位。
圖14-16表示本發明可重新配置分配器電路的例子。本發明的特征之一在于數字系統100包括軟件可配置可重新配置分配器電路152事實，通過電路152，TG組的子組與DUT插針通道組的子組的一件相聯。圖14表示可重新配置分配器電路152的基本概念。由可重新配置分配器電路152實現的聯接是把由TG子組每一件產生的驅動事件，倍增到插針通道的相應驅動控制輸入上，并且還輸出在TG子組每件內由選通事件使用的該插針的觀察邏輯值。可重新配置分配器電路152的適當尺寸和層次分解，由組成在試驗機數字系統的具體實施中使用的集成層次的元件的幾何形狀確定。最通用的可重新配置分配器電路152是一個N×M縱橫電路，通過該電路試驗機的N個TG 170的任一個與DUT的M個針的任一個相聯。
決定如何配置可重新配置分配器電路152的最簡單方法，限制連接到每根DUT插針上的TG子組，以嚴格地分開TG 170組的子組。換句話說，配置可重新配置分配器電路152的最簡單方法施加從TG到DUT插針的多個對一個映象。在頻譜最復雜的另一端處，一個可重新配置分配器電路152實現多個對多個映象，從而在試驗機數字系統100中的每個TG 170與若干數量的DUT插針相聯，而每根DUT插針與多個TG 170相聯。這種較復雜的TG對DUT插針分配方法能夠利用其中在多根DUT插針中可以共享單個TG輸出的情況。另一方面，較簡單的方法在實施時便于要求相當少激活元件的電路互連拓撲。
圖15、15A和15B表明實現可重新配置分配器電路152的全縱橫拓撲的一個電路。可重新配置分配器電路152的配置經配置位組400中的值控制，例如在圖15中標有All u-a、All u-b、All v-a、All v-b等，其中“All x-d”指示把計時發生器x分配到插針通道d--。認定的一個給出配置位400 All u-c指示TG 170標號u分配到DUT插針標號c。系統控制器120確定在可重新配置分配器電路152中的所有配置位400的值。在測試運行之前經系統總線可以初始化配置位400，或者在測試運行期間響應全局播散指令可以動態地改變他們。在測試運行的任何給定步驟期間，與給出TG 170標號u相聯的配置位組400是單熱編碼的。因此，在任何給出時間最多認定配置位組400 All u-a、All u-b、All u-c的單件。可重新配置分配器電路152合成用于每根DUT插針的驅動控制輸入，并且選擇用于每個事件轉換器174的單插根針的測量。
用于一個給出DUT插針的電子電路180驅動器的DHI(驅動高)信號在鎖存器405中產生(圖15B)。來自與該插針相聯的事件轉換器174任一個的DHS脈沖置位DHI鎖存器405。DHS脈沖的集合由OR 410實現。至OR 410的輸入脈沖由AND 420、AND 421等產生，其每一個用相應配置位400選通來自一個給出事件轉換器174的DHS脈沖。類似地，來自與插針相聯的事件轉換器174任一個的DHR脈沖復位DHI鎖存器405。DHR脈沖的集合由OR 411實現。至OR411的輸入脈沖由AND 422、AND 423等產生，其每一個用相應配置位400選通來自一個給出事件轉換器174的DHR脈沖。
用于一個給出DUT插針的電子電路驅動器的DINH(驅動禁止)信號在鎖存器406中產生。來自與該插針相聯的事件轉換器174任一個的DIS脈沖置位DINH鎖存器406。DIS脈沖的集合由OR 412實現。至OR 412的輸入脈沖由AND 424、AND 425等產生，其每一個用相應配置位400選通來自一個給出事件轉換器174的DIS脈沖。類似地，來自與插針相聯的事件轉換器174任一個的DIR脈沖復位DINH鎖存器406。DIR脈沖的集合由OR 413實現。至OR 413的輸入脈沖由AND 426、AND 427等產生，其每一個用相應配置位400選通來自一個給出事件轉換器174的DIR脈沖。
至一個給出事件轉換器174的ACH信號在OR 430中集合(圖15A)。來自與該事件轉換器174相聯的單插針電子電路180比較器電路的ACH信號由AND 441、AND 442等之一啟動，這取決于認定單熱配置位400中的哪一個。至一個給出事件轉換器174的BCL信號在OR 431中集合。來自與該事件轉換器174相聯的單插針電子電路180比較器電路的BCL信號由AND 443、AND 444等之一啟動，這取決于認定單熱配置位400中的哪一個。
可重新配置分配器電路152的進一步增強在于允許在功能測試期間重新配置。這種增強允許一個給出TG 170順序連接到一組DUT插針的諸件上。這種“運行時間TG 170重新分配”能力適合諸如邊緣尋找之類的用途，其中一組插針的一個單件在測試的某些間隔期間接收較大數量的事件。通過在測試運行期間改變至可重新配置分配器電路152的配置位400的分配，較小數量的計時發生器170就能夠滿足邊緣速率要求，而在把計時發生器170固定分配到DUT插針上的常規試驗機的數字系統中，這種要求將需要多得多的計時發生器170，并因而需要較大費用。
圖16是一種可重新配置分配器電路152實施的另一個例子，該電路適用于簡單(多個對一個)分配方法，并且比全縱橫電路成本低。在圖16的例子中，可重新配置分配器電路152能夠實現在64個TG170與8個插針通道182之間的多個對一個聯接。描繪在圖16中的可重新配置分配器電路152的拓撲說明利用非對稱性使實施成本最小的概念。在圖16中，不是所有DUT插針可連接到公用數量的TG170上。想法是這樣的，由于僅一根DUT插針就能分配子組中的所有64個TG 170，所以指定一單根能夠分配子組中所有TG 170的插針(在這種情況下為插針0)。類似地，由于僅兩根DUT插針就能每根分配32個TG 170，所以指定一根能夠分配沒由插針0使用的TG170子組一半的第二插針(在這種情況下為插針7)。類似的推理適用于把16個TG 170分配到4根DUT插針的每一根上，并且最后把8個TG 170分配到組成包括在圖16例子中DUT插針子組的8根DUT插針的每一根上。
可重新配置分配器電路152表示在圖16中，有一組數量從0至I-1的ITG 170和一組數量從0至J-1的J插針通道182互連，用如下兩個原理可以描述用于該可重新配置分配器電路152的拓撲的一般數學公式(1)在子組中可以與其標號是j的插針通道182相聯的TG 170的數量給出為I/(ceiling(log2(j+1))。(2)與插針通道j相聯的TG 170的子組同與
插針通道182每一個相聯的TG 170的子組分開，插針通道182的標號位于如下范圍
如通過圖4中K個對一個TG對插針集合器64的存在建議的那樣，常規試驗機通過在TGM 160內進行集合把固定數量的TG分配到每根插針。在常規試驗機中，公用數量的TG與每根DUT插針相聯，除非采取在系統制造時間固定的昂貴措施，以便使在其它情況下可能服務多根插針的TG源壓在高事件速率插針上。然而，能容易地表明，不是所有DUT插針都需要一個公用事件速率。插針要求的事件速率由DUT的結構目標、和給出測試的目標確定。在DUT測試期間任何給出點處，一些插針需要較高的事件速率，而其他插針需要較低的事件速率。在常規試驗機中，當一根插針需要較高事件速率時(并因而有更多的TG需要)，導致相當大的硬件費用。如果一根插針實際應該需要較低的事件速率，那么分配到該插針的過多TG就表示浪費的硬件費用。經本發明的可重新配置分配器電路152把TG連接到插針上的優點包括減小需要的硬件成本，以實現要求的每插針事件速率。
圖17是示意方塊圖，表示在本發明的事件發生器模塊160中的局部控制器168的一個例子。局部控制器168包括一個多重時鐘發生器300、一個SIMD指令高速緩沖存儲器310、一個播散指令鎖存器320、及一組局部指令鎖存器，這組局部指令鎖存器包括TG控制330、LEM(局部外存儲器)控制341、RAC(可重新配置分配器電路)控制342、響應控制343、及互連TG通信控制344。
多重時鐘發生器300包括一個時鐘乘法器電路，從而可以使用一個鎖相環實現，以產生調節在TGM 160內或連接到其上的每個電路的單個時鐘。由多重時鐘發生器300產生的時鐘以其最大速率調節每個電路。每個電路操作的最大速率由其幾何形狀和由VLSI實施技術確定通過較長導線發信號比通過較短導線發信號要慢和/或要昂貴，否則都是等效的。全局指令播散網絡140跨過整個數字系統延伸，并因此期望在數字系統中以任何電路的最低速度操作。因此，輸入到多重時鐘發生器300的CLK將是數字系統中的最低速度時鐘信號。
期望在單芯片TGM 160的界限內完全實現的TG 170，在數字系統中以任何電路的最高速率操作。因此，TG CLK將是由多重時鐘發生器300輸出的最高時鐘信號。在最簡單的實施例中，所有時鐘速率都是TG CLK速率的分頻，并且所有相位都對準。較精致的電路允許TG CLK速率的適當倍增和任意(盡管是確定的)相位關系。
響應網絡191在延伸到系統寬度上類似于全局指令播散網絡140。因此，期望響應網絡191與全局指令播散網絡140一樣慢，盡管它可以以較高速率操作。所以，由多重時鐘發生器300輸出的RESPONSE CLK可以與CLK一樣慢，但它可以較快。
可重新配置分配器電路152可能在具有限制為單印刷電路板的連接性的元件中實現。因此，其操作速率將位于全局指令播散網絡140與TG 170的速率之間的某處。相應地，由多重時鐘發生器300輸出的RAC CLK的頻率可以與CLK的頻率一樣慢，與TG CLK的頻率一樣高，或在其間的某點處。
包括局部外存儲器接口166和存儲器芯片的局部外存儲器電路，僅包含在TGM 160與存儲器芯片162之間的短互連芯片連接器。因此，局部外存儲器電路可以以非常接近TG 170的速率操作。相應地，由多重時鐘發生器300輸出的LEM CLK可以差不多與TGCLK一樣快，或許僅慢二分之一。
系統時鐘CLK調節播散指令鎖存器320。播散指令鎖存器320全局地存儲播散指令。TG CLK調節器TG控制330。TG控制器330存儲用于TG 170的循環至循環指令。LEM CLK調節器LEM控制器341。LEM控制器341存儲用于局部外存儲器電路的循環至循環指令。RAC CLK調節RAC控制器342。RAC控制器342存儲用于可重新配置分配器電路152的循環至循環指令。INTER-TG COMMCLK調節互連TG通信控制器344。互連TG通信控制器344存儲用于互連TG通信網絡112的循環至循環指令。RESPONSE CLK調節響應控制器343。響應控制器343存儲用于響應網絡190的循環至循環指令。
SIMD指令高速緩沖存儲器310由TG CLK調節。SIMD指令高速緩沖存儲器310存儲重復執行的指令序列。SIMD指令高速緩沖存儲器包括一個高速緩沖存儲器314和一個高速緩沖控制器312。高速緩沖存儲器314是一個由高速緩沖控制器312控制的指令存儲元件。響應嵌在全局播散指令序列中的高速緩沖控制協議指令，高速緩沖控制器312把指令寫入高速緩沖存儲器314中。在全局指令播散的低速率下以這種方式把指令寫入高速緩沖存儲器314中。響應另外的全局播散指令，高速緩沖控制器312從高速緩沖存儲器314以TG CLK的高速率抽取指令序列。
如果試驗機數字系統是SIMD計算機，那么它受是常規SIMD計算機構造的基本限制的全局指令播散瓶頸的支配。因此，克服對于SIMD計算機的全局指令播散限制的多重計時和指令高速緩沖技術，一般也克服對于具體試驗機數字系統的全局指令播散限制。已經證實，I高速緩沖SIMD技術把SIMD計算機的性能成本比值增大了2至5或更多倍。合理的是，通過把在I高速緩沖SIMD專利中描述的增強應用于試驗機數字系統，在恒定的性能下期望試驗機成本的成比例下降。因此，STAR-I試驗機數字系統允許在功能測試期間重復的事件產生指令序列，以TG操作的最高速率傳送到DUT。
圖18是示意圖，表示計時發生器TG 170和插針電子PE 180組合在一起以安裝在半導體試驗機的測試頭中的一個例子。BiCMOSASIC集成密度的進一步增大將使得，有可能把圖8中所示的SIMD陣列柵(包含TG 170)移到測試頭(包含Pes 180)中，同時把PE 180移到允許進一步制造成本降低的可配置分配器電路152中。圖19是示意圖，表示在SIMD陣列柵200中包括圖6的數字系統的本發明的半導體試驗機的硬件圖象。類似地，圖20是示意圖，表示基于圖18配置的本發明的半導體試驗機的硬件圖象。
本發明比起常規構造來有多個優點。常規試驗機控制器很貴，一般包括一個工程工作站、一個內部以太網、一塊RISC處理器板、一個客戶CPU總線接口(例如，VME)、及一個客戶高速定序器，該客戶高速定序器一般是包含幾個ASIC的多客戶PCB電路。完全與這種昂貴的實施相反，在本發明中實施的那樣的系統控制器僅包括一個便宜的標準微型計算機(例如，基于x86的PC)，該計算機裝有磁盤驅動器、高質量顯示器、及一個標準系統總線接口(例如，PCI)。
一種常規試驗機的全局指令播散網絡包括一根工作站總線(例如，VME)、一個客戶CPU總線控制器、一個以非常高速度(例如，500MHz)把在100位的量級上的指令傳送到TGBB的信號輸出網絡、一個數字系統時鐘發生器、及用于高速信號集合分布的修整和平衡傳送線。完全與這種昂貴的實施相反，在本發明中實施的那樣的全局指令播散網絡僅包括一根標準微型計算機系統總線，以低的發信號速率把比100個少的信號輸送到TGBB陣列。
試驗機的響應網絡包含一個FAIL樹，用于通過已經由用于任何DUT插針的任何TG檢測的失效的系統控制器的快速檢測；和一個減速器，加寬用來讀任何存儲位置的內容的路徑。除一個常規FAIL樹外，在本發明中實施的響應網絡包含一根標準微型計算機總線，該總線比包括在常規試驗機中的半客戶工程工作站總線便宜。
本發明包括一種用來分析測試程序的事件速率要求的編譯方法。通過確定在創建測試程序時需要把多少個TG 170與每根插針相聯以實現用于該插針的要求事件速率，STAR-I使為專門測試目的而提供給客戶的包括在試驗機中的TG 170的總數最小，由此使試驗機的成本最小。這種方法限制把DUT插針PE的集合與試驗機TGBB150相聯的拓撲，因為跨過TGBB 150的組均勻分配高速事件速率插針成本效果最好。
本發明是一種SIMD計算機，并因此享有固有的較低實施成本一個SIMD處理元件已知成本小到20％，多達與其MIMD處理元件相同。I高速緩沖SIMD試驗機數字系統100以適中的粒度經全局指令播散網絡140對TG 170提供控制。常規試驗系統把一個固定處理資源分配給DUT的每根插針；相反，本發明如由測試程序要求所述的那樣把多個TG分配給每根DUT插針。
盡管為了說明本發明有利使用方式的目的，上文已經描述了本發明的各種具體布置，但應該理解本發明不限于此。因而，熟悉本專業的技術人員可能想到的任何和所有修改、變更或等效布置，都應該認為在附屬權利要求書中限定的本發明的范圍內。
權利要求
1.一種單指令流、多數據流(SIMD)半導體芯片試驗機設備，用來測試帶有多根電氣接觸輸入和輸出插針、以用作用來聯接到試驗機電路上的輸入和輸出信號路徑的測試中的裝置(DUT)，所述半導體試驗機包括多個插針電子電路，以一對一關系與用來與其操作連接的DUT的所述多根插針相對應；多條同樣多的插針通道，分別聯接到用于與相應DUT插針連通的相應插針電子電路上；一個數字系統控制器，用來產生一個系統時鐘、及用來存儲和定序至少一個測試程序；多個計時發生器模塊，響應所述數字系統控制器，每個模塊是一個帶有在其上形成的計時發生器陣列的單半導體芯片，該計時發生器陣列用來產生精確計時驅動事件和選通事件的預定序列，以便測試DUT，所述計時發生器可操作地與所述插針通道中被選的通道相聯；及多個多芯片子系統，用來控制、定坐標、和存儲增大計時發生器模塊，每個計時發生器模塊進一步包括在所述多芯片子系統與所述模塊中計時發生器的每一個之間的接口連接器。
2.根據權利要求1所述的試驗機設備，進一步包括一個數字系統，該數字系統包括一個全局指令播散子系統，用來把來自系統控制器的時鐘信息和指令分配到所述計時發生器模塊；一個響應子系統，用來從所述計時發生器模塊收集測試狀態信息、并且把這些信息返回所述系統控制器；及一個DUT輸入/輸出子系統，包括在計時發生器模塊內實現的接口，所述接口提供所述計時發生器與所述插針通道之間的連接。
3.根據權利要求1所述的試驗機設備，其中每個計時發生器包括至少一個事件計算器電路和至少一個事件轉換器電路，其中使用數字電路設計技術實現所述事件計算器電路，并且其中所述事件發生器電路包括一個使用模擬電路設計技術實現的動態可配置可編程延遲電路。
4.根據權利要求3所述的試驗機設備，其中所述計時發生器事件計算器電路中的每一個是一個用來增大計時發生器的靈活性和可伸縮性的可編程處理元件。
5.根據權利要求4所述的試驗機設備，其中所述可編程處理元件能夠進行通用目的計算。
6.根據權利要求5所述的試驗機設備，其中所述可編程處理元件包含一個算法邏輯單元、一個帶有一個讀端口和一個寫端口的寄存器文件、多個至所述多芯片子系統的功能單元等效接口、及一個上下文管理單元；由此所述處理元件能夠經所述多芯片子系統有條件地執行寄存器至寄存器操作、和寄存器文件數據的交換。
7.根據權利要求2所述的試驗機設備，進一步包括一個互連所述計時發生器模塊的通信子系統，使所述數字系統內的各對計時發生器能夠交換中間測試信息和其他數據。
8.根據權利要求1所述的試驗機設備，其中所述計時發生器模塊包括一個局部控制器，該控制器能夠把全局播散指令譯碼成，一個用來在所述計時發生器模塊內重新播散到所述多芯片子系統接口的每一個、和到所述陣列中每個計時發生器的指令。
9.根據權利要求2所述的裝置，進一步包括多個局部外存儲器子系統，該子系統用來向計時發生器提供超過在單芯片計時發生器模塊內可實現的存儲器容量的容量，每個局部外存儲器子系統包括多個帶有至少一個存儲器芯片的存儲器模塊，其中所述局部外存儲器子系統的每一個以一對一聯接方式與所述計時發生器模塊的獨特一個相聯。
10.根據權利要求2所述的試驗機設備，其中所述數字系統包括一個可配置計時發生器對插針通道分配器電路，由此所述計時發生器的多個軟件指定子組與所述插針通道相聯，其中所述軟件指定子組的每一個與所述插針通道的獨特一個一對一相聯，以便把由所述軟件指定子組的每一個的每個計時發生器產生的事件，倍增到所述插針通道的所述獨特一個上，并且把所述插針通道的每一個的觀察插針值輸出，分配到計時發生器的每個相聯軟件指定子組的每件上。
11.根據權利要求10所述的試驗機設備，其中所述計時發生器的所述軟件指定子組彼此分開。
12.根據權利要求10所述的試驗機設備，其中所述可重新配置分配器電路通過在功能測試進行期間允許所述可重新配置分配器電路重新配置，適于運行時間重新分配，其中響應全局播散指令實現所述重新配置。
13.根據權利要求12所述的試驗機設備，其中所述可重新配置分配器電路包括一個能夠在所述計時發生器每一個與所述插針通道每一個之間提供連接路徑的縱橫開關。
14.根據權利要求10所述的試驗機設備，其中所述可重新配置分配器電路包括一個提供從所述計時發生器每一個到所述插針通道每一個的多個對一個映象的第一配置。
15.根據權利要求14所述的試驗機設備，其中所述可重新配置分配器電路進一步包括一個提供多個對多個映象的第二配置，由此所述計時發生器的每一個與所述插針通道的至少一個相聯，并且所述插針通道的每一個與多個所述計時發生器相聯。
16.根據權利要求10所述的試驗機設備，其中所述可重新配置分配器電路包括一個在所述計時發生器與所述插針通道之間提供可能連接組的選擇適當子組的電路拓撲。
17.根據權利要求10所述的試驗機設備，其中所述可重新配置分配器電路包括一個與所述計時發生器模塊每一個一對一聯接的縱橫開關，所述縱橫在所述陣列內的每個計時發生器、與同所述計時發生器模塊聯接的所述插針通道的每一個之間提供多條通路。
18.根據權利要求10所述的試驗機設備，其中所述可重新配置分配器電路進一步包括一條選擇啟動電氣通路，位于所述計時發生器的每一個與多個所述插針通道之間；一個基于存儲器的配置控制電路，用來準確啟動來自所述計時發生器的每一條的可用路徑的一條；至少一個時間域邊緣多路復用器，用來組合來自與所述插針通道每一個相聯的計時發生器的控制信號，如由所述控制存儲器的內容確定的那樣；及至少一個模擬多路分解器，用來把測量插針值分配到與所述插針通道相聯的計時發生器上，如由所述控制存儲器的內容確定的那樣。
19.一種在單指令流、多數據流(SIMD)半導體試驗機中使用的計時發生器模塊，所述計時發生器模塊包括一個一般可編程的計時發生器陣列；至少一個多重時鐘發生器，帶有一個響應施加的試驗機系統時鐘信號、用來產生多個高速率時鐘信號的多重時鐘發生器電路；及用來接收和存儲用于控制所述計時發生器的程序指令的裝置；其中產生的多個高速率時鐘信號調節各個在計時發生器模塊內并聯接到其上的子系統，每一個在其最大操作速率下，如由其具體實施確定的那樣。
20.根據權利要求19所述的計時發生器模塊，進一步包括一個用于指令存儲的高速緩沖元件和一個與其相聯的高速緩沖控制器，其中所述高速緩沖控制器響應全局播散指令，以便為了在計時發生器模塊內局部重新播散，把選擇的指令存儲在高速緩沖元件中，并且從高速緩沖元件檢索指定的指令序列。
21.一種多重時鐘單指令流、多數據流SIMD半導體試驗機數字系統，包括一個全局指令播散網絡，由以系統時鐘速率振蕩的系統時鐘信號調整；一個多芯片子系統，由一個第二時鐘信號調整；和一個計時發生器模塊，聯接到所述全局指令播散子系統上和到所述多芯片子系統上，所述計時發生器模塊在單芯片上實現并且包括一個第一內部子系統，由一個第三時鐘信號調節；一個第二內部子系統，由一個第四時鐘信號調節；及一個多重時鐘發生電路，響應所述系統時鐘信號，用來產生包括所述第二、第三、和第四時鐘信號的多個時鐘信號，其中所述第三和第四時鐘信號之一是一個以高于所述系統時鐘速率的計時發生器模塊時鐘速率振蕩的計時發生器模塊時鐘信號，并且其中所述第二時鐘信號以高于所述系統時鐘速率、但不高于所述計時發生器模塊時鐘速率的多芯片子系統時鐘速率振蕩。
全文摘要
一種具有單指令流多數據流(SIMD)結構的高速半導體試驗機系統,包括一個事件發生器陣列(150)、多個用來連接到測試中裝置(DUT)上的插針通道(180)、一個用于把事件發生器分配到各DUT插針通道連接器(182)上的可重新配置分配器開關(152)、多重計時器、及SIMD指令高速緩沖存儲器(310)。結果是一種呈現最大性能對硬件成本比值的試驗機數字系統。
文檔編號G01R31/28GK1251655SQ97181448
公開日2000年4月26日 申請日期1997年12月12日 優先權日1996年12月19日
發明者托德·E·洛克夫 申請人:席德全解股份有限公司