專利名稱：電壓檢測電路、電源通-斷復位電路及半導體裝置的制作方法
技術領域：
本發明系關于一種用于檢測電源電壓以及諸如此類的電壓檢測電路，一種電源通-斷復位電路以及一種半導體裝置。
背景技術：
近來，一種在寬廣的電源電壓范圍內穩定地運行半導體裝置的技術已經變得流行起來了，它是采用根據電源電壓的值來改變內部電路工作的方法。為此，用以檢測電源電壓值的電壓檢測電路已變得十分重要。
下面參照圖23～25來說明一種常規的電壓檢測電路。圖23表示常規的電壓檢測電路的結構。圖24表示在常規的電壓檢測電路中，電源電壓與輸出電壓信號之間的關系。圖25表示電源電壓與電流消耗之間的關系。
首先，將說明電路結構。如圖23所示，QP61系一P溝道型MOS晶體管，它的源極連至電源電壓VDD并且它的柵極和漏極連至節點N61。QP62系一P溝道型MOS晶體管，它的源極連至節點N61并且它的柵極和漏極連至節點62。QP63-P溝道型MOS晶體管，它的源極連至節點N62并且它的柵極和漏極連至節點N63。Qn61系-N溝道型MOS晶體管，它的源極連至地電壓VSS，它的柵極連至電源電壓VDD并且它的漏極連至節點N63。QP64系一P溝道型MOS晶體管而Qn62系一N溝道型MOS晶體管，它們組成第一非門電路61。P溝道型MOS晶體管QP64的源極、柵極和漏極分別連至電壓VDD，節點N63以及節點N64。節點N64連至第二個非門電路62的輸入端。自節點N64向第二個非門電路62施加電壓檢測信號VDT60，該非門電路產生輸出電壓信號VOUT60。
電壓檢測電路的運作說明如下。如圖24所示，從第二個非門電路62輸出端獲得的輸出電壓信號VOUT60的邏輯電壓，在電源電壓VDD低于4伏時變為“L”，而當VDD約為4伏時或者按預先確定的條件高于4伏時變為“H”。
這一結果是由于下述情況。由于P溝道型MOS晶體管QP61-QP63的門限電壓，節點63的電勢低于電源電壓VDD。舉例來說，電勢變為2伏。
另一方面，由P溝道型MOS晶體管QP64與N溝道型MOS晶體管Qn62組成的第一非門電路61的閾值電平大約是電源電壓VDD的二分之一。因此，當電源電壓VDD約為4伏時，與第一非門電路61輸入端連接的節點64的電勢變為大約為2伏，因而節點64的邏輯電壓或者電壓檢測信號VDT從“H”變為“L”，同時，作為第二個非門電路62輸出的輸出電壓信號VOUT60的邏輯電壓從“L”變為“H”。
電壓檢測電路的電流消耗將說明如下。如圖24所示，當電源電壓VDD約為4伏時，包含P溝道型MOS晶體管QP64與N溝道型MOS晶體管Qn62的第一非門電路61的輸入端節點63具有一個在電源電壓VDD與地電壓VSS之間的中間電勢。因而，P溝道型MOS晶體管QP64與N溝道型MOS晶體管Qn62都處于接通狀態，即第一非門電路61暫時處于短路狀態。流經N溝道型MOS晶體管Qn62的電流消耗In60的峰值約為0.6μA。即使在電源電壓VDD不是4伏時，電流消耗In60為0.1μA或高于0.1μA，如圖25所示。然而，在常規的電壓檢測電路中，當第一非門電路61輸入的節點N63的電勢具有在電源電壓VDD及地電壓VSS之間的中間電勢時，P溝道型MOS晶體管QP64與N溝道型MOS晶體管Qn62兩者都變為接通狀態，即陷入暫時的短路狀態，這導致電流消耗的增加，在其它狀態下，整個電壓檢測電路的電流消耗也是大的。
基于這些問題，本發明的目的是提供一種電壓檢測電路，它在暫時的短路狀態下能降低電流消耗的峰值并減少整個電路的電流消耗。
另一方面，當用電壓檢測電路檢測一預先確定的電壓時，用來立即停止裝置運行的電源通/斷復位電路，如邏輯電路或存儲電路，可能在運行被立即中斷時，會損壞存儲電路中的存儲數據。盡管在邏輯電路上是沒有問題的，存儲電路在每一讀出之后需要數據重寫(恢復或刷新)。為此原因，運行中很難合適地終止一個程序。
基于這些問題，本發明的另一目的是提供一種電源通/斷復位電路，它能合適地終止一運行程序。發明的內容本發明包括電壓檢測電路，電源通/斷復位電路以及半導體裝置，它按下述構成。
權利要求1的本發明電壓檢測電路，其特征在于包含一第一MOS晶體管，它的柵極和漏極連至第一節點，一第二MOS晶體管，它的柵極和漏極分別連至第一節點和第三節點，一個連接于第一節點與第二節點之間的第一電阻元件，一個連接于第二節點與地電壓端之間的第二電阻元件，一輸入端連至第二節點，輸出端是第四節點連接于第三節點與地電壓端之間的第一非門電路以及一輸入端連至第四節點，輸出端為第五節點的第二非門電路。
權利要求2的本發明的電壓檢測電路包含一柵極和漏極連至第一節點的第一MOS晶體管，一柵極和漏極分別連至第一節點和第三節點的第二MOS晶體管，一連接于第一節點與第二節點之間的第一電阻元件，一連接于第二節點與地電壓端之間的第二電阻元件，一輸入端連至第二節點，輸出端為第四節點的第一非門電路，一輸入端連至第四節點，輸出端是第五節點，連接于第三節點與地電壓端之間的第二非門電路，以及柵極連至第五節點的第三MOS晶體管，它連接于地電壓端或電源電壓端與第四節點之間。
本發明權利要求3系指本發明權利要求2中所述第一、第二和第三MOS晶體管為P溝道型MOS晶體管并且第三MOS晶體管的源極連至電源電壓端。
本發明權利要求4包括一第一電壓檢測電路，它檢測一第一電壓并輸出一第一信號以及一第二電壓檢測電路，它檢測一比第一電壓低的第二電壓并輸出一第二信號，其中第一電壓檢測電路包括一柵極和漏極連至第一節點的第一P溝道型MOS晶體管，柵極和漏極分別連至第一節點和第三節點的第二P溝道型MOS晶體管，連接于第一節點與第二節點之間的第一電阻元件，連接于第二節點及地電壓之間的第二電阻元件，一輸入端為第二節點，輸出端為第四節點，連接于第三節點與地電壓端之間的非門電路，以及連接于地電壓端或電源電壓端與第四節點之間的第三MOS晶體管，它的柵極被施以第二電壓檢測電路的第二信號。
本發明權利要求5的特征在于，在本發明之權利要求4中，由第二電壓檢測電路輸出的第二信號僅當電源接通時才被輸出。
本發明權利要求6具有一種結構，即在本發明權利要求4中，第二電壓檢測電路輸出的第二信號僅在電源接通后的某段時間中被輸出。
本發明權利要求7的電壓檢測電路包括一柵極和漏極連至第一節點的第一P溝道型MOS晶體管，一柵極和漏極分別連至第一節點和第三節點的第二P溝道型MOS晶體管，一連接于第一節點與第二節點之間的第一電阻元件，一連接于第二節點及地電壓端之間的第二電阻元件，一柵極連接至第二節點的N溝道型MOS晶體管以及一輸入端為第三節點，輸出端為第四節點的第一非門電路。
本發明權利要求8系指在本發明權利要求7中，第一電阻元件系一N溝道型MOS晶體管。
本發明權利要求9的電源通/斷復位電路包括一第一電壓檢測電路，它檢測一第一電壓并輸出一第一信號以及當電源電壓等于或低于第一電壓時，阻止執行新的運行程序。
本發明權利要求12的電源通/斷復位電路包括一檢測一第一電壓并輸出一第一信號的第一電壓檢測電路以及一檢測低于第一電壓的第二電壓、輸出一第二信號的第二電壓檢測電路，以在電源電壓等于或低于第一電壓時，阻止執行新的運行程序，以及在電源電壓等于或低于第二電壓時，立即停止運行。
本發明權利要求13的電源通/斷復位電路包括一檢測第一電壓并輸出一第一信號的第一電壓檢測電路以及一檢測低于第一電壓的第二電壓并輸出一第二信號的第二電壓檢測電路，其中，電源電壓從第一電壓降至第二電壓的時間比預先確定的運行程序完成時間要長。
權利要求14的電壓檢測電路包括一第一電壓檢測電路，該電路(a)檢測一第一電壓并輸出一第一信號，(b)僅在電源接通時輸出第一信號，以及(c)在電源接通后的某段時間輸出第一信號，一檢測一第二電壓并輸出一第二信號的第二電壓檢測電路，一檢測一第三電壓高于第二電壓的第三電壓檢測電路，一檢測一第四電壓高于第三電壓并輸出一第四信號的第四電壓檢測電路，一選擇電路，它選擇第三信號或第四信號并輸出一第五信號，一第一控制電路，它產生一第一信號和第二信號的或輸出，以及一第二控制電路，它產生第一信號與第五信號的或輸出。
權利要求15通/斷復位電路包含一電壓檢測電路，它檢測一第一電壓及一第二電壓高于第一電壓并輸出一第一信號，其中，當電源電壓上升時，第一信號系以第二電壓發送水電壓降低時，系以第一電壓發送，當電源電壓等于或低于所傳送的第一信號電壓時，阻止執行新的運行程序。
本發明權利要求16的電源通/斷復位電路包括一檢測一第一電壓及一高于第一電壓的第二電壓并輸出一第一信號的第一電壓檢測電路以及一檢測低于第一電壓的第三電壓并輸出一第二信號的第二電壓檢測電路，其中，當電源電壓上升時，第一信號以第二電壓發送，當電源電壓下降時，以第一電壓發送，當電源電壓等于或低于所傳送的第一信號電壓時，阻止執行新的運行程序，而當電源電壓等于或低于第三電壓時，立即停止運行。
權利要求17的電源通/斷復位電路包括一檢測一第一電壓及一高于第一電壓的第二電壓并輸出一第一信號的第一電壓檢測電路，以及一檢測一低于第一電壓的第三電壓并輸出一第二信號的第二電壓檢測電路，其中，當電源電壓上升時，第一信號系以第二電壓發送，當電源電壓下降時，以第一電壓發送，而且電源電壓從第一電壓降至第三電壓的時間要比預先確定的運行程序的完成時間要長。
本發明權利要求18的半導體裝置包括權利要求9的電源通/斷復位電路以及一非易失性存貯器，當電源電壓等于或低于權利要求9中的第一電壓時，半導體器件不運行非易失性存儲器。
本發明權利要求19的半導體裝置包括權利要求12的電源通/斷復位電路以及一非易失性存貯器，當電源電壓等于或低于權利要求12中的第二電壓時，半導體器件不運行非易失性存儲器。
本發明權利要求20的半導體裝置包括權利要求15中的電源通/斷復位電路以及一非易失性存貯器，當電源電壓等于或低于所傳輸的權利要求15中的第一信號電壓或等于或低于第三電壓時，半導體裝置不運行非易失性存貯器。
本發明權利要求21的半導體裝置包括權利要求16的電源通/斷復位電路以及一非易失性存貯器，當電源電壓等于或低于所傳輸的權利要求12中的第一信號電壓或等于或低于第三電壓時，半導體器件不對非易失性存貯器起作用。
權利要求1～8及14的本發明系電壓檢測電路，該電路降低電流消耗量峰值并獲得一穩定的電壓檢測信號。還可獲得另外的效果，即使在低電壓下接通電源，也能得到穩定的電壓檢測信號。
本發明權利要求9、12及13的電源通/斷復位電路具有當電源接通時，不會錯誤地起動一個新的運行程序以及當電源斷開時，能正確地執行一運行終止程序的效果。
權利要求15、16及17的本發明對電源通/斷復位電壓應用電壓滯后的方法，對于電源電壓波動的情況，具有獲得運行穩定的效果。
權利要求18、19、20及21的本發明對電源通/斷復位電壓應用電壓滯后的方法，對于電源電壓波動的情況，具有獲得運行穩定的效果。因此防止了非易失性存貯器的誤操作，它是受這一信號控制的。
圖的簡要說明
圖1表示本發明第1實施例的電壓檢測電路的結構。
圖2表示本發明第1實施例電源電壓與輸出電壓信號之間的關系。
圖3表示本發明第1實施例電源電壓與電流消耗之間的關系。
圖4表示本發明第2實施例電壓檢測電路的結構。
圖5表示本發明第3實施例電壓檢測電路的結構。
圖6表示本發明第3實施例當電源接通時輸出信號的波形。
圖7表示本發明第4實施例電壓檢測電路的結構。
圖8表示本發明第4實施例電源電壓與輸出電壓信號間的關系。
圖9表示本發明第5實施例電源通/斷復位電路的結構。
圖10表示本發明第5實施例電源通/斷復位電路的結構。
圖11表示本發明第5實施例電源通/斷復位電路的結構。
圖12表示本發明第5實施例電源通/斷復位電路運行時序圖。
圖13表示本發明第6實施例電源通/斷復位電路結構圖。
圖14表示本發明第6實施例運行時序圖。
圖15表示本發明第6實施例運行時序圖。
圖16表示本發明第7實施例電源通/斷復位電路的結構。
圖17表示本發明第8實施例電源通/斷復位電路的結構。
圖18表示本發明第8實施例電源通/斷復位電路工作時序圖。
圖19表示本發明第9實施例電源通/斷復位電路工作時序圖。
圖20表示本發明第9實施例電源通/斷復位電路工作時序圖。
圖21表示本發明第10實施例電源通/斷復位電路控制的一半導體裝置強介質存貯單元配置的非易失性強介質存貯器的電路結構。
圖22表示本發明第10實施例強介質存貯單元工作時序圖。
圖23表示一常規的電壓檢測電路結構。
圖24表示常規的電壓檢測電路的輸出電壓信號與電源電壓之間的關系。
圖25表示常規的電壓檢測電路的電流消耗與電源電壓之間的關系。(參照編號之說明)QP11-QP64 P溝道型MOS晶體管Qn11-Qn62 N溝道型MOS晶體管VDD電源電壓VSS地電壓11-31 非門電路N11-N64節點VDT10-VDT60電壓檢測信號VOUT10-VOUT60 輸出電壓信號In10-In60 消耗電流BL1/BL 位線及其信號WO0-WL255 字線及其信號CO0-CP255 單元極電極及其信號BP 位線預充電控制信號SAE讀出放大器控制信號本發明的較佳實施例本發明的各實施例將于下述說明。(實施例1)圖1表示本發明第一實施例電壓檢測電路的結構(相應于權利要求1，2及3)，圖2表示電源電壓與輸出電壓信號間的關系，圖3表示電源電壓與電流消耗間的關系。
本實施例的結構將說明如下，圖1中，QP11-QP16為P溝道型MOS晶體管，Qn11及Qn12為N溝道型MOS晶體管以及11與12為非門電路。
P溝道型MOS晶體管QP11的源極連至電源電壓VDD，其柵極與漏極連至節點N11，P溝道型MOS晶體管QP12的源極連至電源電壓VDD，其柵極與漏極分別連至節點N11和節點N13。P溝道型MOS晶體管QP14及QP15在節點N11與節點N12之間互相串聯連接。N溝道型MOS晶體管Qn11連接于節點12與地電壓VSS之間。串聯連接的P溝道型MOS晶體管QP14及QP15以及N溝道型MOS晶體管Q11系作為電阻元件。一輸入端為節點N12及輸出端為節點N15的非門電路連接于節點N13與地電壓VSS之間。非門電路11是將P溝道型MOS晶體管QP13與N溝道型MOS晶體管Qn12串聯連結而形成的。非門電路12的輸入端連至節點N15而非門電路12的輸出端輸出一信號VOUT10。一個柵極施加VOUT10信號的P溝道型MOS晶體管QP16連接于節點N15及電源電壓VDD之間。
如圖2所示，本實施例是這樣設計的，即當電源電壓VDD約為3.5伏或低于3.5伏時，信號VOUT10的輸出邏輯電壓變為“L”，當電源電壓約為3.5伏或高于3.5伏時，邏輯電壓變為“H”。
關于本實施例的電流消耗，如圖3所示，當電源電壓VDD約為3.5伏時，第二節點N12的電勢變為地電壓VSS與第三節點N13電壓之間的一個中間電勢。因此，P溝道型MOS晶體管QP13與N溝道型MOS晶體管Qn12兩者均處于導通狀態，即第一非門電路11陷入暫時的短路狀態，其中電流值變得最大。然而，電流值的增加被P溝道型MOS晶體管QP12降低，所以流經晶體管Qn12的消耗電流In10的峰值為0.05μA。即使是電源電壓不是3.5伏左右，消耗電流In10不會超過0.1μA。
由于P溝道型MOS晶體管QP12的電流值變得差不多與P溝道型MOS晶體管QP11的電流值一樣，可以用增加電阻值的方法來減少流經P溝道型MOS晶體管QP11及QP12的電流。
把P溝道型MOS晶體管QP12的驅動能力做得等于或低于P溝道型MOS晶體管QP11，可以更進一步地減少P溝道型MOS晶體管QP12的電流消耗IP10。
因而，在本發明中，在工作電源電壓內，電流消耗可減至0.1μA或更低。
此外，P溝道型MOS晶體管QP16使節點15處于閉鎖狀態，因而穩定了信號VOUT10。(實施例2)圖4表示本發明第二實施例電壓檢測電路的結構(相應于權利要求4)。
在本實施例中，增添了一個能檢測比第一實施例更低電壓的電壓檢測電路41，在低電壓下電壓檢測電路41的邏輯電壓為“H”的輸出信號VDT20送至P溝道型MOS晶體管QP17的柵極，此晶體管QP17連接于節點15與電源電壓VDD之間。本實施例防止圖1所示線路在大約1.5伏時變得不穩定，如圖2所示。通過應用電壓檢測電路的信號，該電路可以檢測比電路自身電壓更低的電壓，其結果，這一電路可在低電壓下，特別是當電源接通時，能夠取得穩定的運行。(實施例3)圖5示出了本發明第三實施例電壓檢測電路的結構(相應于權利要求5及6)，以及圖6示出了當電源接通時輸出信號的波形。
本實施例可用于第二實施例的電壓檢測電路41。P溝道型MOS晶體管QP21～QP24的源極，晶體管QP21與QP24的柵極連至電源電壓VDD。晶體管QP21～QP22的漏極以及晶體管QP22～QP23的柵極連至節點N21，晶體管QP23～QP24的漏極連至節點N23，P溝道型MOS晶體管QP25的源極連至節點N21而其柵極與漏極連至節點N22，一電阻R21連于節點N22與地電壓VSS之間。柵極為節點N23的N溝道型MOS晶體管Qn21通過電阻R22連于電源電壓VDD與節點N23之間，電容器C21連于節點N23與地電壓VSS之間，柵極為地電壓VSS的P溝道型MOS晶體管QP26與柵極為節點N26的P溝道型MOS晶體管QP27在節點N23與N24之間互相并聯連接，輸入為節點N24輸出為節點N26的非門電路21與輸入為節點N26輸出為信號VDT20的非門電路22串聯連接，電容器C22連接于節點N24與地電壓VSS之間，N溝道型MOS晶體管Qn22的柵極與源極連至節點N24而其漏極連至節點N25。P溝道型MOS晶體管QP28的源極連至節點N24，其柵極和漏極連至節點N25。電阻R23連接于節點N25與電源電壓VDD之間。
在此電路中，與電容器C21相連的節點N23通過P溝道型MOS晶體管QP23提供充電，其電流受到限制。可以將節點N23看做一個電壓源，其電壓上升緩慢。非門電路21接受取決于節點23充電電壓的節點N24的電壓，并輸出電壓至節點N26。節點N22接受電壓并輸出電壓檢測信號VDT20。非門電路21的開關電壓電平設置為高電平。由于節點N23的電壓緩慢地上升，電壓檢測信號VDT20在電源電壓VDD接通t1時間之后上升，如圖6所示。時間t1取決于電容器C21與P溝道型MOS晶體管QP23之間的電流大小以及電容器C22與P溝道型MOS晶體管QP26之間的電流大小。
這一電路的特征在于，電壓檢測信號VDT20在電源電壓接通時輸出，而在電源電壓斷開時則不輸出。
對于第二實施例的電壓檢測電路41，應用本實施例作為一種電壓檢測電路或作為一種電源通/斷復位電路，使其能在電源接通時實現穩定運行。(實施例4)圖7示出本發明第4實施例電壓檢測電路結構(相應于權利要求7及8)，圖8示出電源電壓與輸出電壓信號間的關系。
首先，本實施例的結構將說明如下。圖7中，QP11和QP12系P溝道型MOS晶體管，Qn11～Qn13系N溝道型M0S晶體管，31為一非門電路。
P溝道型MOS晶體管QP11的源極連至電源電壓VDD，而其柵極與漏極連至節點N11。P溝道型MOS晶體管QP12的源極連接至電源電壓VDD而其柵極和漏極分別連接至節點N11和節點13。N溝道型MOS晶體管Qn12連接于節點N11與節點N12之間。N溝道型MOS晶體管Qn11連接于節點N12與地電壓VSS之間，柵極為節點N12的N溝道型MOS晶體管Qn13連接于節點N13與地電壓VSS之間。非門電路31的輸入端連接至節點N13，其輸出端輸出信號VOUT30。
如圖8所示，本實施例如此運行，即當電源電壓VDD大約小于2伏時，運行信號VOUT30的邏輯電壓變為“L”，而當電源電壓VDD約為2伏或高于2伏時，變為“H”。
在本實施例中，電源電壓VDD用P溝道型MOS晶體管QP11的閥值降低并由N溝道型MOS晶體管Qn12與Qn11分壓。分壓電壓輸出至節點N12。節點N12上的電壓使N溝道型MOS晶體管Qn13可接通及斷開，從而確定信號VOUT30。因此，低電壓檢測信號可以從N溝道型MOS晶體管Q12和Q11之間電源電壓的分壓上獲得。另一電壓檢測信號可以用改變N溝道型MOS晶體管Qn12及Qn11間分壓比例的辦法獲得，或者可以提供一附加的節點，用連接另一N溝道型MOS晶體管與晶體管Qn11和Qn12串聯連接的方法，提供一個與節點N12上不同的分壓電壓。此外，此電路可這樣構成，使N溝道型MOS晶體管Qn12的電流大小可以用更換其熔絲或諸如此類的辦法予以更新。本實施例并不要求大功耗，它適用于第二實施例的電路41。(實施例5)圖9，圖10及11示出本發明第5實施例電源通/斷復位電路的結構(相應于權利要求9)。圖12示出了運行的時序圖。圖中，VDD，CLK，CE及ICE分別代表電源電壓，基準時鐘，控制信號及內部控制信號。
本實施例包括一輸出一電壓檢測信號VDT21的電壓檢測電路43，一輸出一基準時鐘CLK的基準時鐘產生電路47，一根據電壓檢測信號VDT21和控制信號(sic)CLK輸出一控制信號CE的控制信號CE產生電路48以及一根據控制信號CE輸出一內部控制信號ICE的內部控制信號ICE產生電路49。本實施例當電壓等于或低于電壓檢測信號VDT21檢測的電壓時，阻止執行新的運行程序并完成進行中程序。
當電源電壓等于或高于由電壓檢測信號VDT21檢測的電壓時，控制信號CE具有與基準時鐘CLK相反的相位。另一方面，當電源電壓低于電壓檢測信號VDT21檢測的電壓時，控制信號CE具有一邏輯電壓“H”。圖11示出一電路，它使進行中程序完成并產生一脈沖信號，該信號距控制信號CE的后沿有一定時延。
當電源電壓等于或高于由電壓檢測信號VDT21檢測的電壓時，內部控制信號ICE具有與外部輸入控制信號CE相同的波形。當電源電壓在時間t6變得低于電壓檢測信號VDT21時，內部控制信號ICE的邏輯電壓保持為“L”，即使是外部輸入控制信號CE的邏輯電壓變為“H”，在時間t6達到“H”。即使當外部輸入控制信號CE的邏輯電壓在t8時變為“L”，內部控制信號ICE的邏輯電壓保持于“H”。
在電源通/斷復位的這一運行中，即使是電源電壓降低，也能夠完成一進行中程序，同時阻止執行新的運行程序。因而，本電路可供強介質存貯器應用，這是一種永久存貯器，它要求數據重寫。(實施例6)圖13示出本發明第6實施例電源通/斷復位電路之結構(相應于權利要求12及13)，圖14及圖15示出運行的時序圖。
本發明包括兩個分別輸出電壓檢測信號VDT30及VDT31的電壓檢測電路42及43。電壓檢測信號VDT30檢測一較電壓檢測信號VDT31低的電壓。當電壓等于或低于由電壓檢測信號VDT31(圖15中的t10)檢測的電壓時，阻止執行新的運行程序，而當電壓等于或低于電壓檢測信號VDT30(圖14中的t13)檢測的電壓時，立即停止運行。此外，在電源電壓從電壓檢測信號VDT31降低至電壓檢測信號VDT30之前，確保一定時間，供完成進行中程序。
在此電路中，電壓檢測電路42的電壓檢測信號VDT30控制WL(字線信號)-CP(單元板線信號)-SAE(讀出放大器使能信號)控制電路44，而電壓檢測電路43的電壓檢測信號VDT31控制ICE(內部控制信號)控制電路45。
在圖14中，VDD、CE，ICE及WL分別代表電源電壓，外部輸入控制信號，內部控制信號及字線信號。當電源電壓VDD等于或高于電壓檢測信號VDT31檢測的電壓時，內部控制信號ICE與外部輸入控制信號CE按同樣方式運行。當在時間t11，電源電壓VDD變得等于電壓檢測信號VDT31時，即使外部輸入控制信號CE的邏輯電壓為“L”，當電源電壓VDD變得等于或低于電壓檢測信號VDT30時，內部控制信號ICE保持其邏輯電壓為“L”直至時間t13，然后變為“H”，當電源電壓VDD變得等于或低于電壓檢測信號VDT30時，字線信號WL立即使運行終止。因此，當電源接通時和在其它情況下，字線信號WL的邏輯電壓不失誤地設定為“L”，以阻止執行強介質存貯器中存儲單元的錯誤運行。(實施例7)圖16示出本發明第7實施例電源通/斷復位電路的結構(相應于權利要求14)。本實施例包括第3實施例的電源接通復位電路41，它輸出電壓檢測信號VDT20，分別輸出電壓檢測信號VDT30和VDT31的第4實施例的電壓檢測電路42和43，輸出電壓檢測信號VDT10的第1實施例的電壓檢測電路40，一3V/5V型開關電路46，WL(字線信號)-CP(單元板線信號)-SAE(讀出放大器使能信號)控制電路44以及ICE(內部控制信號)控制電路45。控制電路44，例如是由電壓檢測信號VDT20與VDT30的或信號進行控制的，同時，電壓檢測信號VDT31或VDT10由3V/5V型開關電路46進行選擇。例如，電壓檢測信號VDT31被選擇于3V型的裝置。電壓檢測信號VDT10被選擇于5V型的裝置，控制電路45是由所選擇的信號與電壓檢測信號VDT20的或信號進行控制的。本實施例是上述各實施例的一項應用，同時可以使用3V型和5V型的兩種裝置，因而在電源通或斷時，完全保護非易失性存貯器，諸如強介電存貯器中的數據。(實施例8)在第8實施例中，第5實施例的電壓檢測信號VDT21有電壓滯后。圖17示出本發明第8實施例電路結構(相應于權利要求15)，圖18示出電源通/斷復位電路的工作時序圖。在這些圖中，VDD，CE及ICE分別代表電源電壓，外部輸入控制信號以及內部控制信號。
本實施例包括一電壓檢測電路，它檢測檢測電壓VDT30與VDT31并產生電壓檢測信號DT21，該信號系由電壓檢測信號DT30及DT31檢測的并具有電源電壓滯后(圖17中所示電路54)。當電壓檢測信號DT21的邏輯電壓為“H”時，阻止執行新的運行程序。
內部控制信號ICE具有一固定的時間段，它開始于電壓檢測信號DT21與外部輸入控制信號CE的或信號的邏輯電壓變為“L”這一點。簡言之，內部控制信號ICE保持其邏輯電壓為“L”并經歷一固定的時段，即使外部輸入控制信號CE的邏輯電壓變為“H”。
在這一運行電源通/斷復位中，即使電源降低，一進行中程序仍能完成，并且可以阻止執行新的運行程序。因而，對于要求重寫數據的非易失性存貯器的強介存貯器，它得到了有效的應用。此外，由于帶有電源電壓滯后的電壓檢測信號DT21通過兩個電壓檢測信號DT30及DT31輸出，對于電源電壓的波動而言，輸出的電壓檢測信號是穩定的。其結果，可以在低電壓時防止毀壞存于非易失性存貯器中的數據。(實施例9)圖19示出本發明第9實施例電源通/斷復位電路的結構(相應于權利要求16及17)，圖20示出運行的時序圖。本實施例有一電壓檢測信號DT32，它檢測除了第6實施例的電壓檢測信號DT30及DT31之外的更為低的電源電壓，并控制帶有電壓檢測信號DT30和DT31的電源電壓滯后。電壓檢測信號DT32從電壓檢測信號選擇電路56輸出，該電路56產生電源接通復位電路41與電壓檢測電路42的或信號，并且由電源接通時電源接通復位電路41的等待復位信號和低電壓的電壓檢測電路42的檢測信號兩者控制。內部控制信號ICE在電源電壓增加時由VDT31控制，當電源電壓降低時由VDT30控制。這些電壓檢測信號VDT30及VDT31阻止執行新的運行程序，并且當電壓等于或低于由電壓檢測信號VDT32檢測的電壓時，立即停止運行。此外，確保一確定時段，以便在電源電壓從電壓檢測信號VDT30降至電壓檢測信號VDT32之前，完成進行中程序。當電源電壓等于或低于VDT32時，字線信號WL立即使運行停止。因而，舉例來說，當電源電壓接通時，字線信號WL的邏輯電壓必須設定為“L”，可以防止強介電存貯器存儲單元的誤操作。(實施例10)第10實施例是在一RF-ID標記半導體裝置中或諸如此類中應用強介質存貯器單元，它提電源壓檢測電路，電源通/斷復位電路以及以上說明的實施例的非易失性強介質存貯器。
在本實施例中，一個一位存貯單元系由二個強介質電容器和二個晶體管組成，而這些電容器存貯了附加的數據。圖21示出整個電路的結構而圖22示出運行的定時圖。在這些圖中，WL0-WL255表示字線，BL及/BL表示位線，CP0-CP255是單元板電極，BP表示一位線預充電控制信號，SAE表示一讀出放大器控制信號，VSS表示一地電壓，SA表示一讀出放大器，C0-C255及C0B-C255B表示存儲單元電容器以及Qn0-Qn255，Qn0B-Qn255B，以及QnBP0-QnBP2表示N溝道型MOS晶體管。電路的構成示于圖21，將在以下簡要說明，讀出放大器SA與位線BL及/BL連接，讀出放大器SA由讀出放大器控制信號SAE進行控制。存儲單元電容器C0的第一電極是通過柵極連接至字線WL0的存儲單元晶體管Qn0連接到位線BL上，第二個電極連接到單元板電極CP0上。存儲單元電容器C0之一對的存儲單元電容器C0B的第一個電極通過柵極連接到字線WL0上的存儲單元晶體管Qn 0B連接到位線/BL上，第二個電極連接到單元板電極CP0上。其它存儲單元電容器C1～C255及C1B-C255B的連接與存儲單元電容器C0和C0B一樣。此外，位線BL及/BL通過N溝道型MOS晶體管QnBP2互相連接。位線BL與地電壓VSS通過N溝道型MOS晶體管QnBP0至相連接，位線/BL與地電壓VSS通過N溝道型MOS晶體管QnBP1互相連接。N溝道型MOS晶體管Qn BP0-QnBP2的柵極連接至位線預充電控制信號BP。參照圖22所示工作時序圖，強介質存貯器電路的運行將說明如下。首先，為了從存儲單元中讀取數據，藉助于將位線預充電控制信號BP的邏輯電壓設置于“H”的方法，把位線BL及/BL的邏輯電壓設置為“L”。此外，字線WL0-WL255及單元板電極CP系地電壓VSS，其邏輯電壓為“L”。其次，將位線預充電控制信號BP的邏輯電壓設置為“L”，從而使位線BL及/BL處于浮置狀態。然后，將字線WL0與單元板電極CP的邏輯電平設置為“H”，從而由存儲單元電容器C0及C0B向位線BL及/BL讀出數據。然后，單元板電極CP的邏輯電壓設置為“L”，因此存儲單元電容器C0及C0B的數據被重寫，然后，字線WL0的邏輯電壓設置為“L”，因此沒有電壓加到存儲單元電容器C0及C0B上。然后，讀出放大器控制信號SAE的邏輯電壓被設置為“L”，停止讀出放大器SA的工作。然后，位線預充電控制信號BP的邏輯電壓被設置為“H”，從而將位線BL及/BL的邏輯電壓回復至“L”的初始狀態。因而，如將本發明的電壓檢測電路及電源通/斷復位電路用于控制強介質存貯器，可以避免在低電壓時毀壞強介質存貯器中的數據，其結果是可以獲得一種高度可靠的裝置。
工業應用的可能性本發明的電壓檢測電路可減小電流消耗峰值以及使電壓檢測信號穩定。
此外，在本發明的電源通/斷復位中，當電源接通時，不會有新的運行程序被錯誤地啟動，當電源關斷時，能夠正確結束運行中程序。
此外，本發明的半導體器件可以防止對非易失性存貯器的誤操作。
權利要求
1.一電壓檢測電路，其特征在于，包括一柵極與漏極連接至一第一節點的第一MOS晶體管，一柵極與漏極分別連接至第一節點和第三節點的第二MOS晶體管，一連接于第一節點與第二節點之間的第一電阻元件，一個連接于第二節點與地電壓端之間的第二電阻元件，一輸入端連至第二節點，輸出端為第四節點連接于第三節點與地電壓端之間的第一非門電路以及一輸入端連至第四節點，輸出端為第五節點的第二非門電路。
2.一電壓檢測電路，其特征在于包括一柵極和漏極連至第一節點的第一MOS晶體管，一柵極和漏極分別連至第一節點和第三節點的第二MOS晶體管，一連接于第一節點與第二節點之間的第一電阻元件，一連接于第二節點與地電壓端之間的第二電阻元件，一輸入端連至第二節點，輸出端為第四節點的第一非門電路，一輸入端連至第四節點，輸出端是第五節點，連接于第三節點與地電壓端之間的第二非門電路，以及一柵極連至第五節點且連接于地電壓端或電源電壓端與第四節點之間的第三MOS晶體管。
3.如權利要求2的電壓檢測電路，其特征在于，其中第一、第二和第三MOS晶體管為P溝道型MOS晶體管，以及第三MOS晶體管的源極連至電源電壓端。
4.一電壓檢測電路，其特征在于，它包括檢測一第一電壓并輸出一第一信號的第一電壓檢測電路，一檢測一低于第一電壓的第二電壓并輸出一第二信號的第二電壓檢測電路，其中第一電壓檢測電路包括一柵極與漏極連接至第一節點的第一P溝道型MOS晶體管，其柵極和漏極分別連接至第一節點和第三節點的第二P溝道型MOS晶體管，一連接于第一節點與第二節點間的第一電阻單元，一連接于第二節點與一地電壓之間的第二電阻元件，一輸入端為第二節點而輸出端為第四節點且連接于第三節點與地電壓端之間的非門電路，以及一柵極施加第二電壓檢測電路的第二信號，連接于地電壓端或一電源電壓端與第四節點之間的第三MOS晶體管。
5.如權利要求4的電壓檢測電路，其特征在于，由第二電壓檢測電路輸出的第二信號僅當電源接通時被輸出。
6.如權利要求4的電壓檢測電路，其特征在于，其從第二電壓檢測電路輸出的第二信號系在電源接通后的一定時間被輸出。
7.一電壓檢測電路，其特征在于包括一柵極與漏極連接至第一節點的第一P溝道型MOS晶體管，一柵極和漏極分別連接至第一節點和第三節點的第二P溝道型MOS晶體管，一連接于第一節點與一第二節點之間的第一電阻單元，一連接于第二節點與一地電壓端之間的第二電阻元件，一柵極連接至第二節點的N溝道型MOS晶體管以及一輸入為第三節點而輸出為第四節點的第一非門電路。
8.如權利要求7的電壓檢測電路，其特征在于所述第一電阻元件系一N溝道型MOS晶體管。
9.一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓并輸出一第一信號，并且在電源電壓等于或低于第一電壓時，防止執行新的運行程序并繼續運行中程序的第一電壓檢測電路。
10.一種半導體裝置，其特征在于包括，根據啟動信號執行一系列工作程序的第一電路，以及一電源通/斷復位電路，它包括一檢測一第一電壓并輸出一第一信號并在電源電壓等于或低于第一電壓時，防止在第一電路中啟動新的運行程序的第一電壓檢測電路。
11.一種半導體裝置，其特征在于包括，根據啟動信號執行一系列工作程序的第一電路，以及一電源通/斷復位電路，它包括一檢測一第一電壓并輸出一第一信號并在電源電壓等于或低于第一電壓時，防止第一電路被中斷，直至已在執行的一系列工作程序被完成的第一電壓檢測電路。
12.一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓并輸出一第一信號的第一電壓檢測電路，以及一檢測一低于第一電壓的第二電壓并輸出一第二信號的第二電壓檢測電路，當電源電壓等于或低于第一電壓時，防止執行新的運行程序，當電源電壓等于或低于第二電壓時，立即停止運行。
13.一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓并輸出一第一信號的第一電壓檢測電路，以及一檢測一低于第一電壓的第二電壓并輸出一第二信號的第二電壓檢測電路，電源電壓從第一電壓降至第二電壓的時間要比預先確定工作程序的完成時間要長。
14.一電壓檢測電路，其特征在于，它包括一第一電壓檢測電路，該電路(a)檢測一第一電壓并輸出一第一信號，(b)僅當電源接通時輸出第一信號，(C)在電源接通之后的一段時間輸出第一信號，一檢測一第二電壓并輸出一第二信號的第二電壓檢測電路，一檢測一高于第二電壓的第三電壓的第三電壓檢測電路，一檢測一高于第三電壓的第四電壓并輸出一第四信號的第四電壓檢測電路，一選擇第三信號或第四信號并輸出一第五信號的信號選擇電路，一產生第一信號及第二信號的或輸出信號的第一控制電路以及一產生第一信號及第五信號的或輸出信號的第二控制電路。
15.一電源通/斷復位電路，其特征在于，它包括一檢測第一電壓和一比第一電壓高的第二電壓并輸出一第一信號的電壓檢測電路，當電源電壓升高時，第一信號以第二電壓傳輸，當電源電壓下降時，以第一電壓傳輸，以及當電源電壓等于或低于第一信號所傳輸的電壓時，阻止執行新的運行程序。
16.一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓和一比第一電壓高的第二電壓并輸出一第一信號的第一電壓檢測電路以及一檢測一比第一電壓低的第三電壓并輸出一第二信號的第二電壓檢測電路，當一電源電壓升高時，第一信號以第二電壓傳輸，當電源電壓下降時，以第一電壓傳輸，當電源電壓等于或低于第一信號所傳輸的電壓時，阻止執行新的運行程序，以及當電源電壓等于或低于第三電壓時，立即停止運行。
17.一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓和一比第一電壓高的第二電壓并輸出一第一信號的第一電壓檢測電路，以及一檢測比第一電壓低的第三電壓并輸出一第二信號的第二電壓檢測電路，當一電源電壓升高時，第一信號以第二電壓傳輸，當電源電壓下降時，以第一電壓傳輸，電源電壓從第一電壓下降至第三電壓的時間要比預定的工作程序的完成時間長。
18.一半導體裝置，包含一非易失性存貯器及一電源通/斷復位電路，它包括一檢測一第一電壓并輸出一第一信號，當電源電壓等于或低于第一電壓時，防止執行新的程序并繼續運行中程序的第一電壓檢測電路，其特征在于，當電源電壓等于或低于第一電壓時，不運行非易失性存貯器。
19.一半導體裝置，包含一非易失性存貯器及一電源通/斷復位電路，它包括一檢測一第一電壓并輸出一第一信號的第一電壓檢測電路，以及一檢測一比第一電壓低的第二電壓并輸出一第二信號的第二電壓檢測電路，當電源電壓等于或低于第一電壓時，防止執行新的運行程序，當電源電壓等于或低于第二電壓時，立即停止運行，其特征在于，當電源電壓等于或低于第二電壓時，不運行非易失性存貯器。
20.一半導體裝置，包含一非易失性存貯器及一電源通/斷復位電路，它包括一檢測第一電壓以及一比第一電壓高的第二電壓并輸出一第一信號的電壓檢測電路，當電源電壓升高時，第一信號以第二電壓傳輸，當電源電壓下降時，以第一電壓傳輸，當電源電壓等于或低于傳輸第一信號的電壓時，阻止執行新的運行程序，其特征在于，當電源電壓等于或低于第一電壓或等于或低于第三電壓時，不運行非易失性存貯器。
21.一半導體裝置，包含一非易失性存貯器及一電源通/斷復位電路，其特征在于，它包括一檢測一第一電壓及高于第一電壓的第二電壓并輸出一第一信號的第一電壓檢測電路以及一檢測一比第一電壓低的第三電壓并輸出一第二信號的第二電壓檢測電路，當電源電壓升高時，第一信號以第二電壓傳輸，當電源電壓降低時，以第一電壓傳送，當電源電壓等于或低于傳輸第一信號的電壓時，阻止執行新的運行程序，當電源電壓等于或低于第三電壓時，立即停止運行，其中，當電源電壓等于或低于傳輸第一信號的電壓或等于或低于第三電壓時，不運行非易失性存貯器。
全文摘要
本發明包括一柵極與漏極連接至第一節點的第一MOS晶體管，一柵極和漏極分別連接至第一節點與一第三節點的第二MOS晶體管，一連接于第一節點與一第二節點之間的第一電阻元件，一連接于第二節點與一地電壓端之間的第二電阻元件，一第一非門電路以及一第二非門電路。因而，本發明能夠以低功耗，在一穩定的條件下檢測電壓。
文檔編號G01R19/165GK1163664SQ9619093
公開日1997年10月29日 申請日期1996年8月14日 優先權日1995年8月21日
發明者平野博茂, 淺利康二, 角辰己 申請人:松下電子工業株式會社