專利名稱：半導(dǎo)體存儲器件多位并行測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測試半導(dǎo)體存儲器件的方法，更準確地說，涉及對比較小的區(qū)域進行多位并行測試而不影響半導(dǎo)體存儲器件正常工作的方法。
高集成化的半導(dǎo)體存儲器件由于其芯片面積的增大通常會使生產(chǎn)成本增加。具體地說，半導(dǎo)體存儲器的集成度越高，進行同樣測試所需時間和成本就越高。
因此，近來使用一種已知的方法來節(jié)省測試時間及成本，該方法用同時并行地對多位進行測試來替代串行數(shù)據(jù)存取。
圖1示出用于這種并行測試的已知存儲器的結(jié)構(gòu)，其中對8位并行數(shù)據(jù)進行測試。
參考圖1，4對數(shù)據(jù)總線DB0-3中的每一對連接到8個數(shù)據(jù)讀出/驅(qū)動電路3-10中的各個輸出端，所述的8個數(shù)據(jù)讀出/驅(qū)動電路3至10通過各對輸入/輸出線路IO0-7從兩個存儲器單元組1和2中任一個接收每對數(shù)據(jù)。4個傳輸門11-14位于數(shù)據(jù)總線對的中央，用于將每個數(shù)據(jù)總線對與數(shù)據(jù)讀出/驅(qū)動電路的左邊一組3-6和右邊一組7-10進行連接或斷開。這些傳輸門11-14是用N溝道和P溝道的其柵極和并行測試啟動信號ψPTE相連接的MOS晶體管構(gòu)成的。數(shù)據(jù)總線對的另一端連接到與數(shù)據(jù)輸出緩沖器(未示出)相連接的數(shù)據(jù)選擇電路16。第一比較器對17和19的輸入端和每對數(shù)據(jù)總線相連，而其輸出端則將一對數(shù)據(jù)交付給第二比較器18。在第二比較器18與數(shù)據(jù)輸入緩沖器和數(shù)據(jù)選擇電路16之間連接一開關(guān)電路20。第一比較器17和19、數(shù)據(jù)選擇電路16、第二比較器18和開關(guān)電路20和傳輸門11-15一樣共同受控于并行測試啟動信號ψPTE。按照這種結(jié)構(gòu)的8位并行測試方法，一旦通過來自2組存儲器單元1和2的8對輸入/輸出線路形成8對數(shù)據(jù)，在傳輸?shù)?個數(shù)據(jù)總線對之前，分別由數(shù)據(jù)讀出和驅(qū)動電路3-10對數(shù)據(jù)讀出、放大和驅(qū)動。這8對經(jīng)傳輸?shù)臄?shù)據(jù)一分為二送到第一比較器17和19，由比較器17和19分別將接收到的數(shù)據(jù)譯碼為送至第二比較器18的每一對數(shù)據(jù)。然后第二比較器18將接收到的兩對數(shù)據(jù)變換為單一數(shù)據(jù)對，將該單一數(shù)據(jù)對通過開關(guān)電路20送至數(shù)據(jù)輸出緩沖器。
在這一級，由于并行測試啟動信號ψPTE為指定測試模式的邏輯高電平狀態(tài)，和左、右數(shù)據(jù)總線對相連接的傳輸門11-15均在正常模式下被切斷，而數(shù)據(jù)選擇電路16也不起作用。相反，在正常模式下，當信號ψPTE為邏輯低狀態(tài)，那么第一和第二比較器17、19和18，以及開關(guān)電路20就不起作用。所以，在正常模式下，提供這樣須序的數(shù)據(jù)傳輸路徑存儲器單元組1和2-數(shù)據(jù)讀出和驅(qū)動電路3-10-數(shù)據(jù)總線對-數(shù)據(jù)選擇電路16-數(shù)據(jù)輸出緩沖器，當然，其中傳輸門11-15處于接通狀態(tài);而在測試模式下，提供這樣順序的另一種數(shù)據(jù)傳輸路徑存儲器單元組-數(shù)據(jù)讀出/驅(qū)動電路-數(shù)據(jù)總線對-第一比較器17和19-第二比較器18-開關(guān)電路20-數(shù)據(jù)輸出緩沖器，其中傳輸門處于斷開狀態(tài)。
但是，在上述先有技術(shù)結(jié)構(gòu)中，由于在正常模式期間，從左邊一組存儲單元中選出的傳輸?shù)綌?shù)據(jù)輸出緩沖器的數(shù)據(jù)始終必須通過傳輸門11-15，所以有操作速度低的缺點。而且，在先有技術(shù)的測試方法中，由于數(shù)據(jù)必須通過處于數(shù)據(jù)讀出/驅(qū)動電路3-10內(nèi)部的驅(qū)動器，因此在正常模式期間，其中的功率損耗不可避免地增加。此外，傳輸門的存在引起了具有很多數(shù)據(jù)總線對的高集成存儲器件整個芯片面積不合希望的增加。
所以，本發(fā)明的目的是提供一種能節(jié)省功率消耗并適合于大規(guī)模集成的半導(dǎo)體存儲器件多位并行測試的改進方法。
本發(fā)明的另一目的是提供測試多個并行位而不影響半導(dǎo)體存儲器件正常操作的方法。
為達到本發(fā)明的以上目的和其它優(yōu)點，在對具有數(shù)據(jù)輸出緩沖器、給定個數(shù)的數(shù)據(jù)總線對和存儲器單元組的半導(dǎo)體存儲器件執(zhí)行多位并行測試的最佳實施例中，該半導(dǎo)體存儲器件包含有用于對由所述存儲器單元組提供的每一對數(shù)據(jù)進行讀出的數(shù)據(jù)讀出裝置;
連接在所述數(shù)據(jù)讀出裝置和所述給定個數(shù)的數(shù)據(jù)總線對之間的驅(qū)動裝置;
連接在所述數(shù)據(jù)讀出裝置和相對應(yīng)的一個所述數(shù)據(jù)總線對之間的第一比較裝置，用于接收由所述數(shù)據(jù)讀出裝置供給的一組數(shù)據(jù)對，并由該第一比較裝置根據(jù)該組數(shù)據(jù)對將數(shù)據(jù)對輸出到所述的相對應(yīng)的一個數(shù)據(jù)總線對;
其輸入端與所述數(shù)據(jù)總線對相連接、其輸出端可與所述數(shù)據(jù)輸出緩沖器相連接的第二比較裝置，用于從所述數(shù)據(jù)總線對接收給定個數(shù)的數(shù)據(jù)對并由該比較器輸出一個數(shù)據(jù)對，以及其輸入端和所述數(shù)據(jù)總線對相連接，其輸出端與所述數(shù)據(jù)輸出緩沖器相連接的數(shù)據(jù)選擇裝置，用于從所述數(shù)據(jù)總線對接收給定個數(shù)的數(shù)據(jù)對并由其輸出一個數(shù)據(jù)對;
因此，在正常模式下，所述數(shù)據(jù)讀出裝置將來自所述存儲器單元組的多個數(shù)據(jù)對通過所述驅(qū)動器裝置送到所述數(shù)據(jù)總線對，而在測試模式下，所述數(shù)據(jù)讀出裝置將所述多個數(shù)據(jù)對送到所述第一比較器裝置。
為更好理解本發(fā)明并說明如何實施本發(fā)明，可通過實例參考所附圖紙，附圖中圖1示出按照先有技術(shù)方法的并行測試的電路布局圖;
圖2示出按照本發(fā)明最佳實施例的多位并行測試的電路布局;
圖3示出了根據(jù)圖2的存儲器單元塊和輸入/輸出線路之間的電路連接，以及圖4示出按照本發(fā)明的輸入/輸出線路預(yù)充電電路的電路圖。
參考圖2，公開了按照本發(fā)明的多位并行測試方法的電路結(jié)構(gòu)，在該實施例中并行對8位數(shù)據(jù)進行測試。如該圖中所示，兩個存儲器單元組100和101分成兩組分別通過4個輸入/輸出線路對IO0/IO0到IO3/IO3及IO4/IO4到IO7/IO7的各個相對應(yīng)的線路連接到4個數(shù)據(jù)讀出電路102-105及106-109中的每一個上。數(shù)據(jù)讀出電路102到109分別連接到驅(qū)動器110至117，而每一對相鄰數(shù)據(jù)讀出電路分別連接到第一比較器118至121。每個第一比較器接收兩個數(shù)據(jù)讀出電路的輸出，即兩對數(shù)據(jù)。驅(qū)動器110至117及第一比較器118至121的每一對數(shù)據(jù)輸出端和4對數(shù)據(jù)總線DB0/DB0到DB3/DB3中的一對相連接，關(guān)于每對數(shù)據(jù)總線與兩個驅(qū)動器和一個第一比較器的接線法，如圖所示。4對數(shù)據(jù)總線都與接著通過開關(guān)電路123和數(shù)據(jù)輸出緩沖器125(未示出)的輸入端125相連接的第二比較器122相連接。4對數(shù)據(jù)總線進一步連接到數(shù)據(jù)選擇電路124。驅(qū)動器110至117、第一比較器118至121、第二比較器122、開關(guān)電路123和數(shù)據(jù)選擇電路124共同受控于并行測試啟動信號127。
圖3示出了左側(cè)存儲器單元組100和輸入/輸出線路對IO0/IO0到IO3/IO3之間連線的最佳實施例，其中輸入/輸出線路對通過傳輸晶體管140到155連接到讀出放大器132至139。讀出放大器132到139分別通過位線路對BL/BL與存儲器單元(未示出)相連接。傳輸晶體管140至155每一個響應(yīng)來自列譯碼器130和131的列選擇信號ψCSL將由讀出放大器供給的數(shù)據(jù)傳輸?shù)捷斎?輸出線路對IO0/IO0到IO3/IO3，傳輸晶體管140至155的柵極每4個一對連接到列譯碼器130和131中的一個。
圖4示出用于對輸入/輸出線路對預(yù)充電和均衡處理的電路。輸入/輸出線路的這種預(yù)充電和均衡電路包括有其各柵極和預(yù)充電和均衡信號ψIOPP相連接的預(yù)充電晶體管161至164，用于對每一對輸入/輸出線路進行均衡的N溝道MOS晶體管165和166以及P溝道MOS晶體管169和170，(所述MOS晶體管的每一柵極和信號ψIOPP相耦合)以及用于將信號ψIOPP反相并將反相后信號加到P溝道MOS晶體管169和170的柵級上的反相器167和168。在上述電路中的輸入/輸出線路對上的預(yù)充電和均衡電平成為從加在預(yù)充電晶體管161至164的通極上的電源電壓Vcc減去N溝道MOS晶體管的閥限電壓所得到的電壓值。
下面，更詳細地描述按照本發(fā)明的多位并行測試方法的操作。參考圖3，從存儲器單元讀出的數(shù)據(jù)對通過位線路對BL/BL傳送到讀出放大器132到139，由讀出放大器放大后的數(shù)據(jù)對信號當兩個列譯碼器130和131中的一個產(chǎn)生列選擇信號ψcsc的邏輯高電平時通過接通的傳輸晶體管傳輸?shù)捷斎?輸出線路對。在由列選擇信號的邏輯高電平將數(shù)據(jù)對傳輸?shù)捷斎?輸出線路對之前，圖4所示的輸入/輸出線路預(yù)充電和均衡信號ψIOPP在給定周期內(nèi)保護邏輯高狀態(tài)，因此，輸入/輸出線路對保持在預(yù)充電及均衡到(Vcc-VTN)值的狀態(tài)，其中Vcc為電源電壓而VTN為N溝道MOS晶體管的閥限電壓。此外，并行測試啟動信號127使驅(qū)動器110至117及數(shù)據(jù)選擇電路124截止，而啟動第一比較器118至121、第二比較器122以及開關(guān)電路123。因此，由于禁止驅(qū)動器110至117，將傳輸?shù)捷斎?輸出線路對的數(shù)據(jù)對信號加到數(shù)據(jù)讀出電路102和109，該讀出電路對所述數(shù)據(jù)對信號加以放大并輸出到第一比較器118至121。第一比較器接收兩個數(shù)據(jù)對并將選出的一個數(shù)據(jù)對分別加到數(shù)據(jù)總線對DB0/DB0到DB3/DB3。然后，第二比較器122接收數(shù)據(jù)總線對上來自第一比較器118至121的4對數(shù)據(jù)并通過開關(guān)電路123發(fā)送到數(shù)據(jù)輸出緩沖器125，所選的數(shù)據(jù)對是按照譯碼操作選擇出的。即，并行測試模式下數(shù)據(jù)對傳輸路徑對應(yīng)于這樣的序列存儲器單元組100和101-數(shù)據(jù)讀出電路102至109-第一比較器118至121-數(shù)據(jù)總線對-第二比較器122-開關(guān)電路123-數(shù)據(jù)輸出電路125。
同時，在正常模式下，并行測試啟動信號127禁止第一比較器118到121、第二比較器122和開關(guān)電路123。這樣，不同于上述并行測試模式下數(shù)據(jù)對傳輸路徑的另一個通達數(shù)據(jù)輸出緩沖器的傳輸路徑是以這樣順序進行的數(shù)據(jù)讀出電路102至109-驅(qū)動器110至117-數(shù)據(jù)總線對-數(shù)據(jù)選擇電路。
在本發(fā)明最佳實施例的上述描述中，借助實例已公開了8位并行數(shù)據(jù)的測試方法，然而，本領(lǐng)域技術(shù)人員應(yīng)該理解到，要測試N位并行數(shù)據(jù)，第一比較器的個數(shù)應(yīng)是數(shù)字N的一半(N/2)，這些比較器中的每一個可處理N個數(shù)據(jù)對中的四分之一(N/4)，而第二比較器可處理來自第一比較器的N個數(shù)據(jù)對中的一半(N/2)。
從以上描述顯而易見的是，本發(fā)明提供的方法只要使用給定個數(shù)的第一和第二比較器，便可在對半導(dǎo)體存儲器件的多個并行位進行測試時容易地處理并行數(shù)據(jù)對，所以本發(fā)明可節(jié)省測試所耗費的功率和時間。而且，本發(fā)明可以將數(shù)據(jù)總線無論在正常模式還是測試模式下保持為一常態(tài)，以及避免數(shù)據(jù)對在測試模式下通過任何不希望有的傳輸路徑，從而實現(xiàn)在測試和正常模式下的高速操作。
上述說明僅展示了本發(fā)明的最佳實施例。對本領(lǐng)域技術(shù)人員而言，各種改進是顯然的而不會偏離僅僅由所附權(quán)利要求書所限定的本發(fā)明的范圍。所以，所示和所述的實施例只是說明性而非限制性的。
權(quán)利要求
1.一種對具有數(shù)據(jù)輸出緩沖寄存器和給定個數(shù)數(shù)據(jù)總線對及存儲器單元組的半導(dǎo)體存儲器件執(zhí)行多位并行測試的方法中，所述半導(dǎo)體存儲器件包含用于讀出由所述存儲器單元組供給的每一對數(shù)據(jù)的數(shù)據(jù)讀出裝置，連接在所述數(shù)據(jù)讀出裝置和所述給定個數(shù)的數(shù)據(jù)總線對之間的驅(qū)動器裝置，連接在所述數(shù)據(jù)讀出裝置和所述數(shù)據(jù)總線對的相對應(yīng)數(shù)據(jù)對之間的第一比較器，用于接收由所述數(shù)據(jù)讀出裝置提供的一組數(shù)據(jù)對并根據(jù)數(shù)據(jù)對組將一數(shù)據(jù)對輸出到相應(yīng)的一個數(shù)據(jù)總線對，其輸入端與所述數(shù)據(jù)總線對相連接、其輸出端可與所述數(shù)據(jù)輸出緩沖器相連接的第二比較裝置，用于接收從所述數(shù)據(jù)總線對來的給定個數(shù)的數(shù)據(jù)對并由該比較器輸出一個數(shù)據(jù)對，以及其輸入端和所述數(shù)據(jù)總線對相連接，其輸出端與所述數(shù)據(jù)輸出緩沖器相連接的數(shù)據(jù)選擇裝置，用于接收從所述數(shù)據(jù)總線對來的給定個數(shù)的數(shù)據(jù)對并由其輸出一個數(shù)據(jù)對；其特征在于在第一模式下，所述數(shù)據(jù)讀出裝置將來自所述存儲器單元組的多個數(shù)據(jù)對通過所述驅(qū)動器裝置送到所述數(shù)據(jù)總線對，而在第二模式下，所述數(shù)據(jù)讀出裝置將所述多個數(shù)據(jù)對送到所述第一比較器裝置。
2.如權(quán)利要求1所述的方法，其特征在于所述第一和第二比較器只適合于在所述第二模式期間運行。
3.如權(quán)利要求1或2所述方法，其特征在于，所述第一比較裝置包括用于將輸入級信號預(yù)充電到給定電壓電平的電路，借此所述預(yù)充電路對第一模式的輸入數(shù)據(jù)進行預(yù)充電。
4.如權(quán)利要求1或2所述方法，其特征在于還包含可與所述第二比較裝置的輸出級相連接的開關(guān)裝置，其中，所述開關(guān)裝置在第一模式下為斷開狀態(tài)。
5.如權(quán)利要求1到4中任一項所述的方法，其特征在于所述第一模式對應(yīng)于正常模式而所述第二模式對應(yīng)于用于對半導(dǎo)體存儲器件進行并行數(shù)據(jù)測試的測試模式。
6.一種用于執(zhí)行如前述權(quán)利要求1到5中任一項提出的多位并行測試的半導(dǎo)體存儲器件，在該半導(dǎo)體存儲器件中備有數(shù)據(jù)輸出緩沖器和給定個數(shù)的數(shù)據(jù)總線對及存儲器單元組，所述半導(dǎo)體存儲器件包含用于對由所述存儲器單元組提供的每一對數(shù)據(jù)進行讀出的數(shù)據(jù)讀出裝置;連接在所述數(shù)據(jù)讀出裝置和所述給定個數(shù)的數(shù)據(jù)總線對之間的驅(qū)動裝置;連接在所述數(shù)據(jù)讀出裝置和相對應(yīng)的一個所述數(shù)據(jù)總線對之間的第一比較裝置，用于接收由所述數(shù)據(jù)讀出裝置供給的一組數(shù)據(jù)對，并由該第一比較裝置根據(jù)該組數(shù)據(jù)對將數(shù)據(jù)對輸出到所述的相對應(yīng)的一個數(shù)據(jù)總線對;其輸入端與所述數(shù)據(jù)總線對相連接、其輸出端可與所述數(shù)據(jù)輸出緩沖器相連接的第二比較裝置，用于從所述數(shù)據(jù)總線對接收給定個數(shù)的數(shù)據(jù)對并由該比較器輸出一個數(shù)據(jù)對，以及其輸入端和所述數(shù)據(jù)總線對相連接，其輸出端與所述數(shù)據(jù)輸出緩沖器相連接的數(shù)據(jù)選擇裝置，用于從所述數(shù)據(jù)總線對接收給定個數(shù)的數(shù)據(jù)對并由其輸出一個數(shù)據(jù)對;因此，在第一模式下，所述數(shù)據(jù)讀出裝置將來自所述存儲器單元組的多個數(shù)據(jù)對通過所述驅(qū)動器裝置送到所述數(shù)據(jù)總線對，而在第二模式下，所述數(shù)據(jù)讀出裝置將所述多個數(shù)據(jù)對送到所述第一比較器裝置。
7.如權(quán)利要求6所述的半導(dǎo)體存儲器件，其特征在于，所述第一和第二比較器只適合于在所述第二模式期間運行。
8.如權(quán)利要求6或7所述的半導(dǎo)體存儲器件，其特征在于，所述第一比較裝置包括用于將輸入級信號預(yù)充電到給定電壓電平的電路，借此所述預(yù)充電路對第一模式的輸入數(shù)據(jù)進行預(yù)充電。
9.如權(quán)利要求6或7所述的半導(dǎo)體存儲器件，其特征在于還包含可與所述第二比較裝置的輸出級相連接的開關(guān)裝置，其中，所述開關(guān)裝置在第一模式下為斷開狀態(tài)。
10.如權(quán)利要求6到9中任一項所述的半導(dǎo)體存儲器件，其特征在于，所述第一模式對應(yīng)于正常模式而所述第二模式對應(yīng)于用于對半導(dǎo)體存儲器件進行并行數(shù)據(jù)測試的測試模式。
全文摘要
一種用于對半導(dǎo)體存儲器件進行多位并行測試的方法，所述存儲器件包含用于讀出存儲器單元組數(shù)據(jù)的讀出電路；接在數(shù)據(jù)讀出電路和數(shù)據(jù)總線對之間的驅(qū)動器，連接在讀出電路和相應(yīng)數(shù)據(jù)總線對之間的第一比較器；其輸入接到數(shù)據(jù)總線對而輸出可與數(shù)據(jù)輸出緩沖器連接的第二比較器，以及數(shù)據(jù)選擇裝置。在正常模式下數(shù)據(jù)讀出電路將來自存儲器單元組的多個數(shù)據(jù)對通過驅(qū)動器位送給數(shù)據(jù)總線對，而在測試模式下數(shù)據(jù)讀出電路將多個數(shù)據(jù)對送至第一比較器。
文檔編號G01R31/28GK1057720SQ90106619
公開日1992年1月8日 申請日期1990年7月31日 優(yōu)先權(quán)日1990年6月18日
發(fā)明者安啟虎 申請人:三星電子株式會社