基于增量-總和調制的大動態高精度地震數據采集器的制造方法
【專利摘要】本實用新型提供一種基于增量-總和調制的大動態高精度地震數據采集器，包括前置放大器、積分電路、ADC芯片、兩片DAC芯片及FPGA處理器；前置放大器的差分信號輸出端、兩片DAC芯片的信號輸出端分別與該積分電路的信號輸入端相連接，該積分電路的信號輸出端與該ADC芯片的信號輸入端相連接；該ADC芯片的信號輸出端與該FPGA處理器的數據輸入端相連接，該FPGA處理器的兩路數據輸出端分別與兩片DAC芯片的信號輸入端相連接；其中，該FPGA處理器發送給兩片DAC芯片的數據大小相等但極性相反。本實用新型可廣泛用于國家級地震臺站中，提高采集地震波波形的完整性，解決大地震到來時寬頻帶觀測儀器易出現的幅度受限問題。
【專利說明】基于增量-總和調制的大動態高精度地震數據采集器
【技術領域】
[0001] 本實用新型涉及一種地震數據采集器，尤其是涉及一種基于增量-總和調制的大 動態高精度地震數據采集器。
【背景技術】
[0002] 地震儀包括地震計和地震數據采集器兩部分。現有的地震儀，如：寬頻帶地震 計STS-1/STS-2,其動態范圍大于150dB，國內生產的地震計如BBVS-60型寬頻帶地震計、 BBVS-120型和CTS-1型甚寬頻帶地震計、JCZ-1型超寬頻帶地震計，動態范圍也都大于 140dB ;而，現有的地震數據采集器，由于受到所使用的ADC芯片的性能影響（最高可提供 24位分辨率），使得地震數據采集器的動態范圍只能達到130dB左右，比地震計低了 10? 20dB ;這樣，對于一定范圍內的地震信號，地震計可監測到，而地震數據采集器卻監測不到， 影響了地震波波形的完整性，也影響了地震時間、強度等信息的準確預測。
[0003] 另一方面，近些年來，利用地震臺站背景噪聲研究地震波波速以及地下構造成為 一個研究熱點，使得地震背景噪聲如同地震事件一樣是非常有用的信息，因此，對地震臺站 背景噪聲的觀測也要保證一定的信噪比，這就對地震數據采集器檢測微弱信號的能力提出 了更高的要求。 實用新型內容
[0004] 鑒于上述原因，本實用新型的目的在于提供一種基于增量-總和調制的大動態高 精度地震數據采集器，該地震數據采集器能達到150dB以上的動態范圍以及26位的精度， 對于微弱信號的檢測能力較強。
[0005] 為實現上述目的，本實用新型采用以下技術方案：
[0006] -種基于增量-總和調制的大動態高精度地震數據采集器，包括前置放大器，還 包括積分電路、ADC芯片、兩片DAC芯片（4、5)及FPGA處理器；
[0007] 所述前置放大器的差分信號輸出端、兩片DAC芯片（4、5)的信號輸出端分別與該 積分電路的信號輸入端相連接，該積分電路的信號輸出端與該ADC芯片的信號輸入端相連 接；該ADC芯片的信號輸出端與該FPGA處理器的數據輸入端相連接，該FPGA處理器的兩路 數據輸出端分別與兩片DAC芯片（4、5)的信號輸入端相連接；其中，該FPGA處理器發送給 兩片DAC芯片（4、5)的數據大小相等但極性相反。
[0008] 進一步的，
[0009] 所述FPGA處理器中設有數字抽取濾波單元，所述ADC芯片的信號輸出端與該數字 抽取濾波單元的數據輸入端相連接。
[0010] 由所述前置放大器輸入的模擬信號，經所述積分電路、ADC芯片處理后生成比特 數據流，所述FPGA處理器接收該比特數據流，將該比特數據流一路直接輸入所述DAC芯片 (4)，另一路先取反然后輸入所述DAC芯片（5)，所述數字抽取濾波單元對該比特數據流進 行低通濾波及采樣率變換處理。 toon] 所述積分電路設置第一階積分電路及第二階積分電路共兩階，每階積分電路均包 括兩個有源積分器及一個反向比例放大器，每個有源積分器均由輸入阻抗和運算放大器構 成，該反向比例放大器由反饋阻抗和運算放大器構成；
[0012] 所述前置放大器的差分信號輸出端（Vin+、Vin_)、DAC芯片（4、5)的信號輸出端分別 與第一階積分電路的兩個有源積分器的運算放大器（0PU0P3)的反向輸入端相連接，運算 放大器（0PU0P3)的輸出端與第一階積分電路的反向比例放大器的運算放大器（0P5)的反 向輸入端相連接，運算放大器（0P5)的輸出端與運算放大器（0P1、0P3)的正向輸入端相連 接；
[0013] 第一階積分電路的第一輸出端、DAC芯片（4)的信號輸出端與第二階積分電路的 第一有源積分器的輸入端相連接，第一階積分電路的第二輸出端、DAC芯片（5)的信號輸出 端與第二階積分電路的第二有源積分器的輸入端相連接。
[0014] 所述FPGA處理器的時序信號輸出端還分別與所述ADC芯片及兩片DAC芯片（4、5) 的時序信號輸入端相連接。
[0015] 所述基于增量-總和調制的大動態高精度地震數據采集器還包括CPU，所述FPGA 處理器的數據輸入/輸出端與該CPU的數據輸入/輸出端相連接。
[0016] 本實用新型的優點在于：
[0017] 本實用新型的基于增量-總和調制的大動態高精度地震數據采集器，應用積分電 路、ADC芯片、DAC芯片和FPGA處理器構建全差分結構的過采樣增量-總和調制器，該調制 器對輸入的模擬信號進行模數轉換，其對ADC芯片的量化噪聲呈現高通濾波、對輸入信號 呈現低通濾波特性；因此對調制器的輸出進行低通濾波與采樣率變換處理，就可以濾除帶 外噪聲，極大地降低帶內有效噪聲，從而使采集器獲得更高的信噪比以及動態范圍；本實用 新型可廣泛用于國家級地震臺站中，提高采集地震波波形的完整性，解決大地震到來時寬 頻帶觀測儀器易出現的幅度受限問題。
【專利附圖】
【附圖說明】
[0018] 圖1是本實用新型的結構方框圖。
[0019] 圖2是本實用新型一具體實施例的兩階積分電路的電路原理圖。
[0020] 圖3A是本實用新型一具體實施例的ADC芯片及其外圍電路原理圖。
[0021] 圖3B是本實用新型一具體實施例的DAC芯片及其外圍電路原理圖。
【具體實施方式】
[0022] 以下結合附圖和實施例對本實用新型作進一步詳細地說明。
[0023] 圖1是本實用新型的結構方框圖，圖2是本實用新型一具體實施例的兩階積分電 路的電路原理圖。如圖所示，本實用新型公開的基于增量-總和調制的大動態高精度地震 數據采集器，安裝于一密封機箱內，其包括前置放大器1、積分電路2、ADC芯片3、兩片DAC 芯片4、5及FPGA處理器6 ;
[0024] 地震計的數據輸出端與前置放大器1的信號輸入端相連接，前置放大器1的差分 信號輸出端、兩片DAC芯片4、5的信號輸出端分別與積分電路2的信號輸入端相連接，積分 電路2的信號輸出端與ADC芯片3的信號輸入端相連接；ADC芯片3的信號輸出端與FPGA 處理器6的數據輸入端相連接，FPGA處理器6的兩路數據輸出端分別與兩片DAC芯片4、5 的信號輸入端相連接，其中，FPGA處理器6發送給兩片DAC芯片4、5的數據大小相等但極 性相反；FPGA處理器6的時序信號輸出端還分別與ADC芯片3及兩片DAC芯片4、5的時序 信號輸入端相連接，為三個芯片提供工作時序。
[0025] 積分電路2可設置二至四階，每一階積分電路都包括兩個有源積分器、一個反向 比例放大器；每個有源積分器均由輸入阻抗和運算放大器構成，反向比例放大器由反饋阻 抗和運算放大器構成，具體地說，如圖2所示，在第一階積分電路中，輸入阻抗（電阻R1、R2、 電容Cl)及運算放大器0P1構成第一有源積分器，輸入阻抗（電阻R5、R6、電容C3)及運算 放大器0P3構成第二有源積分器，反饋阻抗（電阻R7、R8、R9)及運算放大器0P5構成反向 比例放大器；在第二階積分電路中，輸入阻抗（電阻R3、R4、電容C2)及運算放大器0P2構 成第一有源積分器，輸入阻抗（電阻R13、R14、電容C4)及運算放大器0P4構成第二有源積 分器，反饋阻抗（電阻R10、R11、R12)及運算放大器0P6構成反向比例放大器。
[0026] 前置放大器1的差分信號輸出端Vin+、DAC芯片5的信號輸出端VDAC；_與運算放大器 0P1的反向輸入端相連接，前置放大器1的差分信號輸出端V in_、DAC芯片4的信號輸出端 νΜε+與運算放大器0P3的反向輸入端相連接；運算放大器0P5的輸出端與運算放大器0P1、 運算放大器0Ρ3的正向輸入端相連接，第一、第二有源積分器的輸出端與運算放大器0Ρ5的 反向輸入端相連接，通過反向比例放大器引入共模反饋，可提高電路的共模抑制比。
[0027] 第一階積分電路的第一輸出端、DAC芯片4的信號輸出端VDAC；+與第二階積分電路 的第一有源積分器的輸入端相連接，第一階積分電路的第二輸出端、DAC芯片5的信號輸出 端V DAc;_與第二階積分電路的第二有源積分器的輸入端相連接。
[0028] 經前置放大器放大的模擬信號，經多階的積分電路、ADC芯片3處理后生成比特數 據流，該比特數據流輸入FPGA處理器6, FPGA處理器6將接收到的比特數據流，一路直接輸 入DAC芯片4,另一路先取反然后輸入DAC芯片5,這樣，由積分電路2、ADC芯片3、FPGA處 理器6、DAC芯片4、5構成了全差分結構的過采樣增量-總和調制器；該過采樣增量-總和 調制器將輸入的模擬信號轉換成高速率低精度的比特數據流，其對ADC芯片3的量化噪聲 呈現高通濾波特性，而對輸入信號呈現低通濾波特性；
[0029] FPGA處理器6中還設有數字抽取濾波單元，ADC芯片3處理后生成的比特數據流， 輸入該數字抽取濾波單元進行低通濾波及采樣率變換處理；即，上述過采樣增量-總和調 制器輸出的比特數據流，經低通濾波及采樣率變換處理后，可濾除基帶以外的量化噪聲，極 大地降低基帶以內的有效噪聲，從而得到低速率、高精度的數字信號。
[0030] 如圖1所示，地震數據采集器還包括CPU7, FPGA處理器6的數據輸入/輸出端與 CPU7的數據輸入/輸出端相連接，CPU7還與GPS模塊（圖中未示）相連接，以獲取位置及時 間信息，FPGA處理器6將處理后生成的低速率高精度的數字信號發送給CPU7，CPU7將位置 和時間信息標注于該數字信號后存儲于存儲器中，也可通過互聯網傳輸至數據處理中心。
[0031] 于具體實施例中，ADC芯片3采用AD公司的AD7693芯片，該芯片是一款積分非線 性誤差最大只有±0. 65LSB的16位逐次逼近型模數轉換器；DAC芯片4、5采用AD公司的 AD5781芯片，該芯片是一款最大積分非線性誤差為±0. 5LSB的18位數模轉換器。FPGA處 理器6采用Xi 1 inx公司的XC3S200AN芯片，該芯片具有200K門，28K Distributed RAM，288K Block RAM，16個專用乘法器以及4M Flash Memory，最多可設置195個I/O接口。CPU7采 用ATMEL公司的AT91SAM9263芯片，該芯片集成ARM9TDMI內核，內置256K字節SRAM、2M字 節FLASH、4個URAT以及32個I/O接口，采用全靜態設計，工作頻率為206MHz，CPU外圍擴 展一片64M字節SDRAM，一片NANDFLASH和以太網接口，CPU內部串口作為終端控制臺。
[0032] 所述的數字抽取濾波單元屬于本領域技術人員用于數字信號處理的常用技術手 段。
[0033] 綜上，本實用新型的基于增量-總和調制的大動態高精度地震數據采集器，基于 由多階的積分電路、ADC芯片、兩片DAC芯片及FPGA處理器構成的全差分結構的過采樣增 量-總和調制器和數字抽取濾波單元實現，該過采樣增量-總和調制器將輸入的模擬信號 轉換成高速率低精度的比特數據流，再經低通濾波及采樣率變換處理后就得到低速率、高 精度的數字信號；本實用新型的地震數據采集器，動態范圍可達到150db，以及26位的精 度，對微弱信號的檢測能力較強。
[〇〇34] 以上所述是本實用新型的較佳實施例及其所運用的技術原理，對于本領域的技術 人員來說，在不背離本實用新型的精神和范圍的情況下，任何基于本實用新型技術方案基 礎上的等效變換、簡單替換等顯而易見的改變，均屬于本實用新型保護范圍之內。
【權利要求】
1. 基于增量-總和調制的大動態高精度地震數據采集器，包括前置放大器，其特征在 于，還包括積分電路、ADC芯片、兩片DAC芯片（4、5)及FPGA處理器； 所述前置放大器的差分信號輸出端、兩片DAC芯片（4、5)的信號輸出端分別與該積分 電路的信號輸入端相連接，該積分電路的信號輸出端與該ADC芯片的信號輸入端相連接； 該ADC芯片的信號輸出端與該FPGA處理器的數據輸入端相連接，該FPGA處理器的兩路數 據輸出端分別與兩片DAC芯片（4、5)的信號輸入端相連接；其中，該FPGA處理器發送給兩 片DAC芯片（4、5)的數據大小相等但極性相反。
2. 如權利要求1所述的基于增量-總和調制的大動態高精度地震數據采集器，其特征 在于： 所述FPGA處理器中設有數字抽取濾波單元，所述ADC芯片的信號輸出端與該數字抽取 濾波單元的數據輸入端相連接。
3. 如權利要求2所述的基于增量-總和調制的大動態高精度地震數據采集器，其特征 在于： 由所述前置放大器輸入的模擬信號，經所述積分電路、ADC芯片處理后生成比特數據 流，所述FPGA處理器接收該比特數據流，將該比特數據流一路直接輸入所述DAC芯片（4)， 另一路先取反然后輸入所述DAC芯片（5)，所述數字抽取濾波單元對該比特數據流進行低 通濾波及采樣率變換處理。
4. 如權利要求1或3所述的基于增量-總和調制的大動態高精度地震數據采集器，其 特征在于： 所述積分電路設置第一階積分電路及第二階積分電路共兩階，每階積分電路均包括兩 個有源積分器及一個反向比例放大器，每個有源積分器均由輸入阻抗和運算放大器構成， 該反向比例放大器由反饋阻抗和運算放大器構成； 所述前置放大器的差分信號輸出端（Vin+、Vin_)、DAC芯片（4、5)的信號輸出端分別與第 一階積分電路的兩個有源積分器的運算放大器（0PU0P3)的反向輸入端相連接，運算放大 器（0P1、0P3)的輸出端與第一階積分電路的反向比例放大器的運算放大器（0P5)的反向輸 入端相連接，運算放大器（0P5)的輸出端與運算放大器（0P1、0P3)的正向輸入端相連接； 第一階積分電路的第一輸出端、DAC芯片（4)的信號輸出端與第二階積分電路的第一 有源積分器的輸入端相連接，第一階積分電路的第二輸出端、DAC芯片（5)的信號輸出端與 第二階積分電路的第二有源積分器的輸入端相連接。
5. 如權利要求4所述的基于增量-總和調制的大動態高精度地震數據采集器，其特征 在于： 所述FPGA處理器的時序信號輸出端還分別與所述ADC芯片及兩片DAC芯片（4、5)的 時序信號輸入端相連接。
6. 如權利要求5所述的基于增量-總和調制的大動態高精度地震數據采集器，其特征 在于： 還包括CPU，所述FPGA處理器的數據輸入/輸出端與該CPU的數據輸入/輸出端相連 接。
【文檔編號】G01V1/32GK203870267SQ201420282391
【公開日】2014年10月8日 申請日期:2014年5月29日 優先權日:2014年5月29日
【發明者】高尚華, 林湛, 薛兵, 李江, 朱小毅, 陳陽, 付廣裕, 莊丹寧 申請人:中國地震局地震預測研究所