一種源漏極漏電流測試結構的制作方法
【專利摘要】本實用新型涉及一種源漏極漏電流測試結構，包括：形成于一半導體襯底中的若干隔離溝槽、形成于所述隔離溝槽中的填充層、形成于所述隔離溝槽之間的第一摻雜區、以及第二摻雜區，所述填充層為彎折結構。彎折結構的轉角處最容易產生位錯，當產生位錯時，就能測到有源區和襯底的源漏極漏電流，進而通過所述測試結構判斷器件區中源漏極是否漏電及漏電的嚴重程度。
【專利說明】 一種源漏極漏電流測試結構
【技術領域】
[0001]本實用新型涉及集成電路制造領域，特別涉及一種源漏極漏電流測試結構。
【背景技術】
[0002]在晶圓制造過程中，由于晶體生長條件、晶體里晶格應力變化、以及制造過程中的物理損壞都可能產生位錯。
[0003]有源區(Active Area, AA)硅晶體的位錯是集成電路制造中常見的問題。具體地說，晶圓制作過程中，在半導體襯底中刻蝕形成隔離溝槽，由于制造工藝所限，經常導致隔離溝槽的轉角處不夠圓滑，因此在后續向隔離溝槽中生長氧化物形成填充層時不能形成一個很好的形貌，導致隔離溝槽轉角處容易出現位錯，即，缺陷常常發生在靠近硅-氧化硅(S1-Si02)交界的地方，如隔離溝槽靠近有源區的拐角處，這些缺陷可以吸附重金屬雜質，這些雜質將起復合中心的作用，引起器件中的過度漏電。實踐中發現，正是由于在有源區邊緣存在著大量的晶格位錯，產生了漏電的路徑，最終導致了靜態源漏極漏電流的增大，導致不良品的出現。
[0004]為了能挑選出不良品，半導體行業中，進行晶圓可接受測試(wafer acceptancetest, WAT)，所述晶圓可接受測試是制程上測試晶圓內器件是否擁有正常工作能力的一項測試。它的測量對象為單一的器件，如單一的NMOS或PMOS等，而不是已經組合好的邏輯電路。通常，WAT是在器件已經都制造完成以后，準備將晶圓切割與封裝前進行。WAT所測試的器件并非晶圓上的器件，而是切割道上面的測試結構(Test structure或test key),這樣既可以有效利用切割道的空間，又可以經由測試每個切割道上面的測試結構，去推斷附近芯片(chip)中的器件電性是否符合要求。
[0005]然而，現有的WAT的測試參數是指，對這些測試結構進行電性能測量所得到的電性參數數據，例如連接性測試、閾值電壓、漏極飽和電流等，并沒有有效的測試結構來偵測有源區位錯及其嚴重程度。因此，亟需提供一種可以偵測源漏極漏電流的測試結構。
【發明內容】
[0006]本實用新型的目的提供一種源漏極漏電流測試結構，用來測試器件源漏極是否漏電及漏電的嚴重程度。
[0007]為了解決上述技術問題，本實用新型提供了一種源漏極漏電流測試結構，包括:形成于一半導體襯底中的若干隔離溝槽、形成于所述隔離溝槽中的填充層、形成于所述隔離溝槽之間的第一摻雜區、以及第二摻雜區，所述填充層為彎折結構。
[0008]可選的，所述的源漏極漏電流測試結構的填充層為條形彎折結構。
[0009]可選的，所述條形彎折結構的彎折角度為30?100度。
[0010]可選的，所述條形彎折結構的彎折角度為70?90度。
[0011]可選的，相鄰的填充層鏡像對稱。可選的，源漏極漏電流測試結構還包括形成于所述半導體襯底中的阱區，所述第一摻雜區和第二摻雜區形成于所述阱區中。[0012]可選的，所述第一摻雜區為N型重摻雜區，所述第二摻雜區為P型重摻雜區。
[0013]可選的，源漏極漏電流測試結構還包括形成于所述半導體襯底上的絕緣介質層以及形成于所述絕緣介質層中的第一插塞以及第二插塞，所述第一插塞與所述第一摻雜區連接，所述第二插塞與所述第二摻雜區連接。
[0014]可選的，所述第一摻雜區以及第二摻雜區與一外加測試電路電連接。
[0015]可選的，所述源漏極漏電流測試結構位于半導體襯底的切割道上。
[0016]與現有技術相比，本實用新型提供一種源漏極漏電流測試結構，用于晶圓可接受測試，所述源漏極漏電流測試結構包括形成于半導體襯底中的若干隔離溝槽、形成于所述隔離溝槽中的填充層、形成于所述隔離溝槽之間的第一摻雜區、以及第二摻雜區，所述填充層為彎折結構，彎折結構的轉角處最容易產生位錯，當產生位錯時，就能測到有源區和襯底的源漏極漏電流，進而通過所述測試結構測試器件源漏極是否漏電及漏電的嚴重程度。
【專利附圖】
【附圖說明】
[0017]圖1是本實用新型一實施例的源漏極漏電流測試結構俯視示意圖；
[0018]圖2是圖1沿AA’方向的截面示意圖。
【具體實施方式】
[0019]下面將結合示意圖對本實用新型進行更詳細的描述，其中表示了本實用新型的優選實施例，應該理解本領域技術人員可以修改在此描述的本實用新型，而仍然實現本實用新型的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本實用新型的限制。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本實用新型實施例的目的。
[0020]圖1是本實用新型一實施例的源漏極漏電流測試結構俯視示意圖，圖2是圖1沿AA’方向的截面示意圖。如圖1和圖2所示，本實用新型提供的源漏極漏電流測試結構，包括:形成于一半導體襯底10中的若干隔離溝槽20、形成于所述隔離溝槽20中的填充層25、形成于所述隔離溝槽20之間的第一摻雜區60、以及第二摻雜區70，所述填充層25為彎折結構。所述彎折結構25的轉角處40由于不夠圓滑，最容易產生位錯，當出現位錯時，就能測到有源區和襯底10的源漏極漏電流。
[0021]如圖1所示，填充層25由條形彎折形成，相鄰的填充層鏡像對稱。其中，彎折角度為30?100度，較佳方案中彎折角度選擇70?90度。當然，本實用新型并不限制隔離溝槽的具體形狀和數量，只要是彎折結構均可以實現本實用新型的目的。
[0022]所述源漏極漏電流測試結構還包括形成于所述半導體襯底10中的阱區50，所述第一摻雜區60和第二摻雜區70形成于所述阱區50中。
[0023]其中，所述第一摻雜區60為N型重摻雜區,所述第二摻雜區70為P型重摻雜,反之亦可。
[0024]所述源漏極漏電流測試結構還包括形成于所述半導體襯底10上的絕緣介質層80以及形成于所述絕緣介質層80中的第一插塞90以及第二插塞95，所述第一插塞90與所述第一摻雜區60連接，所述第二插塞95與所述第二摻雜區70連接。測試時，通過所述第一插塞90以及第二插塞95使所述第一摻雜區60以及第二摻雜區70與一外加測試電路電連接。
[0025]其中，所述源漏極漏電流測試結構位于半導體襯底10的切割道上，可與晶圓器件區上的器件一同形成。
[0026]具體地說，本實用新型提供的源漏極漏電流測試結構可通過如下方式形成:首先，在半導體襯底中形成第一淺溝道隔離溝槽20和第二淺溝道隔離溝槽30，并在第一淺溝道隔離溝槽20和第二淺溝道隔離溝槽30內填充氧化物即填充層25和35 ;第一淺溝道隔離溝槽20和第二淺溝道隔離溝槽30互為鏡像對稱的彎折結構。接著進行輕摻雜形成阱區50，再進行重摻雜形成第一摻雜區60和第二摻雜區70，所述第一摻雜區60例如為N型重摻雜區，所述第二摻雜區70例如為P型重摻雜區。接著，在襯底上沉積形成絕緣介質層80，并刻蝕所述絕緣介質層80形成接觸孔(contact hole),然后在接觸孔中填充金屬形成金屬插塞(plug),即連接于第一摻雜區60的第一插塞90和連接于第二摻雜區70的第二插塞95 ;最后，進行金屬互聯線制作工藝，使金屬插塞與金屬互連線電相連。
[0027]當進行晶圓可接受測試時，通過所述第一插塞90以及第二插塞95使所述第一摻雜區60以及第二摻雜區70與一外加測試電路電連接，PN結導通，P型重摻雜區一端電壓為O伏。彎折結構轉角處40最容易產生位錯，如果測試結構沒有產生位錯情況，其附件芯片(chip)中的器件基本不會發生位錯，也就不會發生漏電現象。如果測得有源區和襯底的源漏極漏電流則說明有源區位錯嚴重。如果測試結構和芯片器件同時發生位錯，則漏電結果會惡化，測試結果會非常明顯。如果沒有漏電產生，則產品為良品，如果有漏電產生則為不良品。
[0028]綜上所述，本實用新型提供一種源漏極漏電流測試結構，可用于晶圓可接受測試中測試器件源漏極是否漏電及漏電的嚴重程度，所述源漏極漏電流測試結構包括形成于半導體襯底中的若干隔離溝槽、形成于所述隔離溝槽中的填充層、形成于所述隔離溝槽之間的第一摻雜區、以及第二摻雜區，所述填充層為彎折結構，彎折結構的轉角處最容易產生位錯，當產生位錯時，就能測到有源區和襯底的源漏極漏電流，進而通過所述測試結構測試器件源漏極是否漏電及漏電的嚴重程度。
[0029]顯然，上述描述僅是對本實用新型較佳實施例的描述，本領域的技術人員可以對本實用新型進行各種改動和變型而不脫離本實用新型的精神和范圍。這樣，倘若本實用新型的這些修改和變型屬于本實用新型權利要求及其等同技術的范圍之內，則本實用新型也意圖包含這些改動和變型在內。
【權利要求】
1.一種源漏極漏電流測試結構，其特征在于，包括:形成于一半導體襯底中的若干隔離溝槽、形成于所述隔離溝槽中的填充層、形成于所述隔離溝槽之間的第一摻雜區、以及第二摻雜區，其中所述填充層為彎折結構。
2.如權利要求1所述的源漏極漏電流測試結構，其特征在于，所述填充層為條形彎折結構。
3.如權利要求2所述的源漏極漏電流測試結構，其特征在于，所述條形彎折結構的彎折角度為30?100度。
4.如權利要求3所述的源漏極漏電流測試結構，其特征在于，所述條形彎折結構的彎折角度為70?90度。
5.如權利要求2所述的源漏極漏電流測試結構，其特征在于，相鄰的填充層鏡像對稱。
6.如權利要求1所述的源漏極漏電流測試結構，其特征在于，還包括形成于所述半導體襯底中的阱區，所述第一摻雜區和第二摻雜區形成于所述阱區中。
7.如權利要求6所述的源漏極漏電流測試結構，其特征在于，所述第一摻雜區為N型重摻雜區，所述第二摻雜區為P型重摻雜區。
8.如權利要求1所述的源漏極漏電流測試結構，其特征在于，還包括形成于所述半導體襯底上的絕緣介質層以及形成于所述絕緣介質層中的第一插塞以及第二插塞，所述第一插塞與所述第一摻雜區連接，所述第二插塞與所述第二摻雜區連接。
9.如權利要求1所述的源漏極漏電流測試結構，其特征在于，所述第一摻雜區以及第二摻雜區與一外加測試電路電連接。
10.如權利要求1所述的源漏極漏電流測試結構，其特征在于，所述源漏極漏電流測試結構位于半導體襯底的切割道上。
【文檔編號】G01R31/02GK203800036SQ201420147276
【公開日】2014年8月27日 申請日期:2014年3月28日 優先權日:2014年3月28日
【發明者】趙麗麗, 吳方銳, 周俊, 劉麗麗 申請人:中芯國際集成電路制造(北京)有限公司