一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法

一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法
【專利摘要】一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法，所述標(biāo)準(zhǔn)源由CPU模塊、時(shí)鐘調(diào)度模塊、GPS對(duì)時(shí)模塊、PLL同步模塊、主控單元以及12路標(biāo)準(zhǔn)源輸出組成。所述CPU模塊、GPS對(duì)時(shí)模塊、PLL同步模塊及主控單元分別與時(shí)鐘調(diào)度模塊相連，GPS對(duì)時(shí)模塊與PLL同步模塊互聯(lián)，主控單元采用FPGA+DSP模式，12路標(biāo)準(zhǔn)源輸出直接與主控單元相聯(lián)。本發(fā)明負(fù)責(zé)變電站分布式智能測(cè)試平臺(tái)主機(jī)的時(shí)鐘信號(hào)接收和解析計(jì)算，并通過光纖網(wǎng)絡(luò)和被測(cè)子機(jī)進(jìn)行實(shí)時(shí)同步輸出以開展各種測(cè)試，同步標(biāo)準(zhǔn)源為測(cè)試平臺(tái)提供數(shù)據(jù)交互傳輸媒介，滿足現(xiàn)場(chǎng)測(cè)試對(duì)系統(tǒng)注入數(shù)據(jù)的時(shí)鐘同步和精度的嚴(yán)格要求。
【專利說明】一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法
[0001]

【技術(shù)領(lǐng)域】 本發(fā)明涉及一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法，屬電力系統(tǒng)智能 變電站測(cè)試【技術(shù)領(lǐng)域】。
[0002]

【背景技術(shù)】 隨著智能電網(wǎng)推廣建設(shè)，電子式互感器、合并單元、網(wǎng)絡(luò)交換機(jī)等新型設(shè)備被引入變電 站。智能變電站整個(gè)一次、二次系統(tǒng)的實(shí)現(xiàn)方式和應(yīng)用方式也發(fā)生了較大的變化。傳統(tǒng)以 電纜為媒介傳輸電氣信號(hào)的方式，被光纖數(shù)字化方式所取代。信息也不再是單一的點(diǎn)對(duì)點(diǎn) 通信方式，可通過構(gòu)建新型的通信網(wǎng)絡(luò)加以傳播。同時(shí)，智能變電站中單個(gè)設(shè)備與其他設(shè)備 之間的關(guān)聯(lián)性也更加緊密，部分新型保護(hù)裝置需要依據(jù)多設(shè)備的輸出信息進(jìn)行判斷。這些 復(fù)雜的信息組織關(guān)系如何檢驗(yàn)，是智能變電站投運(yùn)前的檢測(cè)工作必須解決的問題。
[0003] 過去，智能變電站二次系統(tǒng)的測(cè)試方法主要針對(duì)單體設(shè)備的功能檢驗(yàn)問題，未能 將合并單元、網(wǎng)絡(luò)交換機(jī)等智能組件的采樣同步性及延時(shí)納入被檢范圍，從而失去了校驗(yàn) 保護(hù)裝置的整體一致性以及信息的組織、分配關(guān)系功能。目前運(yùn)行的智能變電站，也往往通 過裝置自身的同步性能調(diào)整輸入、輸出，只能說明設(shè)備在被檢時(shí)刻的準(zhǔn)確度，不具備長(zhǎng)期判 斷能力。因此為了保證過程中的采樣同步以及被檢設(shè)備在出現(xiàn)任何問題時(shí)做到實(shí)時(shí)掌控和 決策，通過建立基于GPS時(shí)鐘系統(tǒng)的在線標(biāo)準(zhǔn)源控制輸出，以滿足到對(duì)二次系統(tǒng)整體試驗(yàn) 的目的。將過去的調(diào)試方法逐漸從異步試驗(yàn)轉(zhuǎn)變成整體同步試驗(yàn)，這是調(diào)試二次系統(tǒng)的一 個(gè)發(fā)展趨勢(shì)。
[0004]


【發(fā)明內(nèi)容】
本發(fā)明的目的是，針對(duì)目前變電站分布式智能測(cè)試系統(tǒng)中存在的問題，提供一種用于 分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控制方法。它能夠負(fù)責(zé)變電站分布式智能測(cè)試平臺(tái)主 機(jī)的時(shí)鐘信號(hào)接收和解析計(jì)算，并通過光纖網(wǎng)絡(luò)和被測(cè)子機(jī)進(jìn)行實(shí)時(shí)同步輸出以開展各種 測(cè)試，同步標(biāo)準(zhǔn)源為測(cè)試平臺(tái)提供數(shù)據(jù)交互傳輸媒介，滿足現(xiàn)場(chǎng)測(cè)試對(duì)系統(tǒng)注入數(shù)據(jù)的時(shí) 鐘同步和精度的嚴(yán)格要求。
[0005] 實(shí)現(xiàn)本發(fā)明的技術(shù)方案是，建立一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，該 同步標(biāo)準(zhǔn)源包含CPU模塊、時(shí)鐘調(diào)度模塊、GPS對(duì)時(shí)模塊、PLL同步模塊、主控單元以及12路 標(biāo)準(zhǔn)源輸出，所述CPU模塊、GPS對(duì)時(shí)模塊、PLL同步模塊及主控單元分別與時(shí)鐘調(diào)度模塊互 聯(lián)，GPS對(duì)時(shí)模塊與PLL同步模塊互聯(lián)，主控單元采用FPGA+DSP模式，12路標(biāo)準(zhǔn)源輸出直接 與主控單元相聯(lián)。
[0006] 本發(fā)明同步標(biāo)準(zhǔn)源的CPU模塊負(fù)責(zé)指令派遣和可視化圖形界面處理，選用 AMD80188ER系列CPU模塊，內(nèi)置512K字節(jié)的SRAM512K A盤、256字節(jié)的片內(nèi)存儲(chǔ)器，具有 2個(gè)三線制RS232總線通訊接口、1個(gè)九線制RS232總線通訊接口、雙16位數(shù)據(jù)指針的可多 次編程快速微處理器。
[0007] 本發(fā)明同步標(biāo)準(zhǔn)源的時(shí)鐘調(diào)度模塊負(fù)責(zé)時(shí)鐘信號(hào)對(duì)比解析和為傳輸網(wǎng)絡(luò)提供 TCP/IP協(xié)議層中的物理層，采用Cyclonell系列EP2C20Q240I8處理器，支持在線JTAG調(diào)試 口和2個(gè)RS232擴(kuò)展口，配置PHY芯片DM9161協(xié)議物理層。
[0008] 本發(fā)明同步標(biāo)準(zhǔn)源的GPS對(duì)時(shí)模塊負(fù)責(zé)接收GPS信號(hào)并解析出PPS秒脈沖，同時(shí) 支持IRIG-B碼時(shí)鐘同步和網(wǎng)絡(luò)對(duì)時(shí)，提供2路RS232、RS485串口輸出，4路1PPS信號(hào)。
[0009] 本發(fā)明同步標(biāo)準(zhǔn)源的PLL同步模塊負(fù)責(zé)外部時(shí)鐘信號(hào)倍頻處理，并將倍頻處理后 的信號(hào)送給其他模塊使用，采用ALtera的ALTPLL_RECONFIG系列宏模塊，內(nèi)部提供頻率自 適應(yīng)可重配置軟核。
[0010] 本發(fā)明同步標(biāo)準(zhǔn)源的主控單元采用FPGA+DSP模式，F(xiàn)PGA模塊負(fù)責(zé)從時(shí)鐘對(duì)時(shí)和 數(shù)據(jù)交互，DSP模塊負(fù)責(zé)計(jì)算和誤差修正，采用8MB的SDRAM增強(qiáng)型儲(chǔ)存控制器，提供多功 能 PCI Express Gen2 并支持 2400MIPS。
[0011] 本發(fā)明同步標(biāo)準(zhǔn)源的12路標(biāo)準(zhǔn)源輸出是模擬4路電壓和8路電流的標(biāo)準(zhǔn)源輸出， 最高電壓125V，最大電流40A，內(nèi)置3路小信號(hào)弱模信號(hào)輸出。
[0012] 本發(fā)明同步標(biāo)準(zhǔn)源的主控單元提供輸出量自動(dòng)校準(zhǔn)零漂和幅值功能，不支持直流 量處理，校準(zhǔn)方法如下： (1)開啟工作電源后，子機(jī)進(jìn)入自動(dòng)校準(zhǔn)零漂界面，子機(jī)DSP模塊通過FPGA屏蔽主機(jī)端 控制信號(hào)； (2)DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸出按照初始設(shè)定采樣頻率發(fā)送 零值，同時(shí)命令主控單元切換至校準(zhǔn)零漂狀態(tài)，接收由12路標(biāo)準(zhǔn)源輸出中的返校程序返送 回的零漂數(shù)字量； (3)DSP模塊用傅里葉變換取其基波分量作為零漂誤差，乘以系數(shù)0. 6后，通過FPGA送 給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (4)12路標(biāo)準(zhǔn)源輸出再次返送零漂數(shù)字量給DSP模塊，反復(fù)以上過程，直至采集裝置輸 出零漂值滿足精度要求； (5)子機(jī)進(jìn)入自動(dòng)校準(zhǔn)幅值界面，DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸 出按照初始設(shè)定采樣頻率發(fā)送數(shù)據(jù)，同時(shí)命令主控單元切換至校準(zhǔn)幅值狀態(tài)，接收由12路 標(biāo)準(zhǔn)源輸出中的返校程序返送回的幅值數(shù)字量； (7) DSP模塊用傅里葉變換計(jì)算出幅值誤差，經(jīng)與標(biāo)準(zhǔn)量比較后得到修正量，通過FPGA 送給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (8)進(jìn)入下一次修正過程，直至采集裝置輸出幅值滿足誤差精度要求，程序停止。
[0013] 本發(fā)明一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的控制方法，包括如下步驟： (1)開啟工作電源后，程序初始化，CPU模塊先通過GPS對(duì)時(shí)模塊與同步時(shí)鐘信號(hào)連接， 開啟PLL模塊倍頻調(diào)試模式，另與子機(jī)主控單元建立連接，控制FPGA模塊完成初始化； (2) PLL模塊完成GPS模塊信號(hào)的倍頻處理，并輸出新的同步信號(hào)送給時(shí)鐘調(diào)度模塊， 由時(shí)鐘調(diào)度模塊完成解析和處理后產(chǎn)生同步報(bào)文； (3) CPU模塊發(fā)送故障狀態(tài)指令至?xí)r鐘調(diào)度模塊，經(jīng)處理附帶時(shí)間戳發(fā)送至主控單元； (4)由故障狀態(tài)指令控制FPGA模塊調(diào)制并輸出模擬量，主控單元內(nèi)DSP模塊自動(dòng)校準(zhǔn) 輸出零漂和幅值，并控制12路標(biāo)準(zhǔn)源輸出指令所需信號(hào)； (5 )程序結(jié)束，關(guān)閉初始通訊連接。
[0014] 本發(fā)明一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的工作原理是： 開啟工作電源后，CPU模塊先通過GPS對(duì)時(shí)模塊與同步時(shí)鐘信號(hào)建立連接，同時(shí)開啟 PLL倍頻調(diào)試模式，并與子機(jī)主控單元建立連接以完成FPGA模塊的初始化控制；由PLL模 塊完成GPS模塊信號(hào)的倍頻處理，輸出同步信號(hào)至?xí)r鐘調(diào)度模塊，由時(shí)鐘調(diào)度模塊完成解 析產(chǎn)生同步報(bào)文；CPU模塊發(fā)送的故障狀態(tài)指令連同時(shí)間戳送至主控單元；主控單元內(nèi)DSP 模塊按照故障狀態(tài)指令要求自動(dòng)校準(zhǔn)輸出零漂和幅值，并由FPGA模塊調(diào)制12路標(biāo)準(zhǔn)源輸 出所需的信號(hào)。
[0015] 本發(fā)明的有益效果是，本發(fā)明的同步標(biāo)準(zhǔn)源和控制方法對(duì)保障各個(gè)子機(jī)之間的數(shù) 據(jù)通道輸出具有很好的同步協(xié)調(diào)功能，協(xié)調(diào)機(jī)制同樣適用于智能變電站驗(yàn)收平臺(tái)、在線監(jiān) 測(cè)平臺(tái)和電網(wǎng)故障分析平臺(tái)；主控單元根據(jù)帶時(shí)間戳的故障狀態(tài)指令來改變各個(gè)子機(jī)的 12標(biāo)準(zhǔn)源輸出參數(shù)，無需人工干預(yù)，能夠保證數(shù)據(jù)輸出的穩(wěn)定、精確性，進(jìn)一步滿足了智能 變電站整體多間隔智能設(shè)備聯(lián)合測(cè)試功能。
[0016]

【專利附圖】

【附圖說明】 圖1為本發(fā)明所述用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的整體結(jié)構(gòu)框圖； 圖2為本發(fā)明所述用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的自動(dòng)校準(zhǔn)零漂和幅值功 能流程圖； 圖3為本發(fā)明所述用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的控制方法流程圖。

【具體實(shí)施方式】
[0017] 下面結(jié)合附圖對(duì)本發(fā)明所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源及控 制方法進(jìn)行詳細(xì)的說明。
[0018] 本實(shí)施例的整體結(jié)構(gòu)框圖如圖1所示，同步標(biāo)準(zhǔn)源包含CPU模塊、時(shí)鐘調(diào)度模塊、 GPS對(duì)時(shí)模塊、PLL同步模塊、主控單元以及12路標(biāo)準(zhǔn)源輸出，所述CPU模塊、GPS對(duì)時(shí)模塊、 PLL同步模塊及主控單元分別與時(shí)鐘調(diào)度模塊相連，GPS對(duì)時(shí)模塊與PLL同步模塊互聯(lián)，主 控單元采用FPGA+DSP模式，12路標(biāo)準(zhǔn)源輸出直接與主控單元互聯(lián)。
[0019] CPU模塊負(fù)責(zé)指令派遣和可視化圖形界面處理，選用AMD80188ER系列CPU模塊，內(nèi) 置512K字節(jié)的SRAM512K A盤、256字節(jié)的片內(nèi)存儲(chǔ)器，具有2個(gè)三線制RS232總線通訊接 口、1個(gè)九線制RS232總線通訊接口、雙16位數(shù)據(jù)指針的可多次編程快速微處理器。
[0020] 時(shí)鐘調(diào)度模塊負(fù)責(zé)時(shí)鐘信號(hào)對(duì)比解析和為傳輸網(wǎng)絡(luò)提供TCP/IP協(xié)議層中的物理 層，采用Cyclonell系列EP2C20Q240I8處理器，支持在線JTAG調(diào)試口和2個(gè)RS232擴(kuò)展口， 配置PHY芯片DM9161協(xié)議物理層。
[0021] GPS對(duì)時(shí)模塊負(fù)責(zé)接收GPS信號(hào)并解析出PPS秒脈沖，同時(shí)支持IRIG-B碼時(shí)鐘同 步和網(wǎng)絡(luò)對(duì)時(shí)，提供2路RS232、RS485串口輸出，4路1PPS信號(hào)。
[0022] PLL同步模塊負(fù)責(zé)外部時(shí)鐘信號(hào)倍頻處理，并將倍頻處理后的信號(hào)送給其他模塊 使用，采用ALtera的ALTPLL_RECONFIG系列宏模塊，內(nèi)部提供頻率自適應(yīng)可重配置軟核。
[0023] 主控單元采用FPGA+DSP模式，F(xiàn)PGA模塊負(fù)責(zé)從時(shí)鐘對(duì)時(shí)和數(shù)據(jù)交互，DSP模塊負(fù) 責(zé)計(jì)算和誤差修正，采用8MB的SDRAM增強(qiáng)型儲(chǔ)存控制器，提供多功能PCI Express Gen2 并支持2400MIPS。
[0024] 12路標(biāo)準(zhǔn)源輸出是模擬4路電壓和8路電流的標(biāo)準(zhǔn)源輸出，最高電壓125V，最大 電流40A，內(nèi)置3路小信號(hào)弱模信號(hào)輸出。
[0025] 如圖2所示，本發(fā)明所述主控單元提供的輸出量自動(dòng)校準(zhǔn)零漂和幅值步驟如下： (1)開啟工作電源后，子機(jī)進(jìn)入自動(dòng)校準(zhǔn)零漂界面，子機(jī)DSP模塊通過FPGA屏蔽主機(jī)端 控制信號(hào)； (2)DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸出按照初始設(shè)定采樣頻率發(fā)送 零值，同時(shí)命令主控單元切換至校準(zhǔn)零漂狀態(tài)，接收由12路標(biāo)準(zhǔn)源輸出中的返校程序返送 回的零漂數(shù)字量； (3)DSP模塊用傅里葉變換取其基波分量作為零漂誤差，乘以系數(shù)0. 6后，通過FPGA送 給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (4)12路標(biāo)準(zhǔn)源輸出再次返送零漂數(shù)字量給DSP模塊，反復(fù)以上過程，直至采集裝置輸 出零漂值滿足精度要求； (5)子機(jī)進(jìn)入自動(dòng)校準(zhǔn)幅值界面，DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸 出按照初始設(shè)定采樣頻率發(fā)送數(shù)據(jù)，同時(shí)命令主控單元切換至校準(zhǔn)幅值狀態(tài)，接收由12路 標(biāo)準(zhǔn)源輸出中的返校程序返送回的幅值數(shù)字量； (7) DSP模塊用傅里葉變換計(jì)算出幅值誤差，經(jīng)與標(biāo)準(zhǔn)量比較后得到修正量，通過FPGA 送給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (8)進(jìn)入下一次修正過程，直至采集裝置輸出幅值滿足誤差精度要求，程序停止。
[0026] 對(duì)照?qǐng)D3，本發(fā)明所述一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的控制方法，包 括下面的步驟： (1)開啟工作電源后，程序初始化，CPU模塊先通過GPS對(duì)時(shí)模塊與同步時(shí)鐘信號(hào)連接， 開啟PLL模塊倍頻調(diào)試模式，另與子機(jī)主控單元建立連接，控制FPGA模塊完成初始化； (2) PLL模塊完成GPS模塊信號(hào)的倍頻處理，并輸出新的同步信號(hào)送給時(shí)鐘調(diào)度模塊， 由時(shí)鐘調(diào)度模塊完成解析和處理后產(chǎn)生同步報(bào)文； (3) CPU模塊發(fā)送故障狀態(tài)指令至?xí)r鐘調(diào)度模塊，經(jīng)處理附帶時(shí)間戳發(fā)送至主控單元； (4)由故障狀態(tài)指令控制FPGA模塊調(diào)制并輸出模擬量，主控單元內(nèi)DSP模塊自動(dòng)校準(zhǔn) 輸出零漂和幅值，并控制12路標(biāo)準(zhǔn)源輸出指令所需信號(hào)； (5 )程序結(jié)束，關(guān)閉初始通訊連接。
【權(quán)利要求】
1. 一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于，所述同步標(biāo)準(zhǔn)源包含 CPU模塊、時(shí)鐘調(diào)度模塊、GPS對(duì)時(shí)模塊、PLL同步模塊、主控單元以及12路標(biāo)準(zhǔn)源輸出；所 述CPU模塊、GPS對(duì)時(shí)模塊、PLL同步模塊及主控單元分別與時(shí)鐘調(diào)度模塊互聯(lián)；GPS對(duì)時(shí)模 塊與PLL同步模塊互聯(lián)；主控單元采用FPGA+DSP模式；12路標(biāo)準(zhǔn)源輸出直接與主控單元互 聯(lián)。
2.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述CPU模塊負(fù)責(zé)指令派遣和可視化圖形界面處理，選用AMD80188ER系列CPU模塊，內(nèi)置 512K字節(jié)的SRAM512K A盤、256字節(jié)的片內(nèi)存儲(chǔ)器，具有2個(gè)三線制RS232總線通訊接口、 1個(gè)九線制RS232總線通訊接口、雙16位數(shù)據(jù)指針的可多次編程快速微處理器。
3.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述時(shí)鐘調(diào)度模塊負(fù)責(zé)時(shí)鐘信號(hào)對(duì)比解析和為傳輸網(wǎng)絡(luò)提供TCP/IP協(xié)議層中的物理層， 采用Cyclonell系列EP2C20Q240I8處理器，支持在線JTAG調(diào)試口和2個(gè)RS232擴(kuò)展口，配 置PHY芯片DM9161協(xié)議物理層。
4.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述GPS對(duì)時(shí)模塊負(fù)責(zé)接收GPS信號(hào)并解析出PPS秒脈沖，同時(shí)支持IRIG-B碼時(shí)鐘同步和 網(wǎng)絡(luò)對(duì)時(shí)，提供2路RS232、RS485串口輸出，4路1PPS信號(hào)。
5.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述PLL同步模塊負(fù)責(zé)外部時(shí)鐘信號(hào)倍頻處理，并將倍頻處理后的信號(hào)送給其他模塊使 用，采用ALtera的ALTPLL_RECONFIG系列宏模塊，內(nèi)部提供頻率自適應(yīng)可重配置軟核。
6.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述主控單元采用FPGA+DSP模式，F(xiàn)PGA模塊負(fù)責(zé)從時(shí)鐘對(duì)時(shí)和數(shù)據(jù)交互，DSP模塊負(fù)責(zé)計(jì) 算和誤差修正，采用8MB的SDRAM增強(qiáng)型儲(chǔ)存控制器，提供多功能PCI Express Gen2并支 持 2400MIPS。
7.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述12路標(biāo)準(zhǔn)源輸出是模擬4路電壓和8路電流的標(biāo)準(zhǔn)源輸出，最高電壓125V，最大電流 40A,內(nèi)置3路小信號(hào)弱模信號(hào)輸出。
8.根據(jù)權(quán)利要求1所述的一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源，其特征在于， 所述主控單元提供輸出量自動(dòng)校準(zhǔn)零漂和幅值功能，不支持直流量處理，校準(zhǔn)方法如下： (1)開啟工作電源后，子機(jī)進(jìn)入自動(dòng)校準(zhǔn)零漂界面，子機(jī)DSP模塊通過FPGA屏蔽主機(jī)端 控制信號(hào)； (2)DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸出按照初始設(shè)定采樣頻率發(fā)送 零值，同時(shí)命令主控單元切換至校準(zhǔn)零漂狀態(tài)，接收由12路標(biāo)準(zhǔn)源輸出中的返校程序返送 回的零漂數(shù)字量； (3)DSP模塊用傅里葉變換取其基波分量作為零漂誤差，乘以系數(shù)0. 6后，通過FPGA送 給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (4)12路標(biāo)準(zhǔn)源輸出再次返送零漂數(shù)字量給DSP模塊，反復(fù)以上過程，直至采集裝置輸 出零漂值滿足精度要求； (5)子機(jī)進(jìn)入自動(dòng)校準(zhǔn)幅值界面，DSP模塊通過FPGA發(fā)送控制命令，令12路標(biāo)準(zhǔn)源輸 出按照初始設(shè)定采樣頻率發(fā)送數(shù)據(jù)，同時(shí)命令主控單元切換至校準(zhǔn)幅值狀態(tài)，接收由12路 標(biāo)準(zhǔn)源輸出中的返校程序返送回的幅值數(shù)字量； (7) DSP模塊用傅里葉變換計(jì)算出幅值誤差，經(jīng)與標(biāo)準(zhǔn)量比較后得到修正量，通過FPGA 送給12路標(biāo)準(zhǔn)源輸出，完成輸出誤差調(diào)整； (8)進(jìn)入下一次修正過程，直至采集裝置輸出幅值滿足誤差精度要求，程序停止。
9. 一種用于分布式智能測(cè)試平臺(tái)的同步標(biāo)準(zhǔn)源的控制方法，其特征在于，該控制方法 包括如下步驟： (1)開啟工作電源后，程序初始化，CPU模塊先通過GPS對(duì)時(shí)模塊與同步時(shí)鐘信號(hào)連接， 開啟PLL模塊倍頻調(diào)試模式，另與子機(jī)主控單元建立連接，控制FPGA模塊完成初始化； (2) PLL模塊完成GPS模塊信號(hào)的倍頻處理，并輸出新的同步信號(hào)送給時(shí)鐘調(diào)度模塊， 由時(shí)鐘調(diào)度模塊完成解析和處理后產(chǎn)生同步報(bào)文； (3) CPU模塊發(fā)送故障狀態(tài)指令至?xí)r鐘調(diào)度模塊，經(jīng)處理附帶時(shí)間戳發(fā)送至主控單元； (4)由故障狀態(tài)指令控制FPGA模塊調(diào)制并輸出模擬量，主控單元內(nèi)DSP模塊自動(dòng)校準(zhǔn) 輸出零漂和幅值，并控制12路標(biāo)準(zhǔn)源輸出指令所需信號(hào)； (5 )程序結(jié)束，關(guān)閉初始通訊連接。
【文檔編號(hào)】G01R1/28GK104215803SQ201410481876
【公開日】2014年12月17日 申請(qǐng)日期:2014年9月19日 優(yōu)先權(quán)日:2014年9月19日
【發(fā)明者】王冠南, 熊華強(qiáng), 王治, 崔斌, 張研, 桂小智 申請(qǐng)人:國(guó)家電網(wǎng)公司, 國(guó)網(wǎng)江西省電力科學(xué)研究院