實現捷變頻米波雷達的數字下變頻系統的制作方法
【專利摘要】本發明公開了一種實現捷變頻米波雷達的數字下變頻系統，該系統包括DDC控制模塊、NCO模塊、A/D采樣模塊、混頻模塊以及濾波模塊，其中，DDC控制模塊，輸出雷達系統的工作頻點給所述NCO模塊，并控制整個DDC模塊的時序，A/D采樣模塊對雷達回波信號進行量化，然后與NCO模塊輸出的本振信號進行混頻，得到零中頻IQ兩路信號，最后經濾波模塊濾波輸出符合要求的零中頻IQ兩路信號。現有技術相比，本發明根據捷變頻米波雷達的工作頻點有限、不連續的特點，采用了與原NCO模塊的不同的實現方式，減少了FPGA的資源消耗，同時也能得到較高頻率分辨率的本振信號，較好的實現了捷變頻米波雷達的數字下變頻功能，頻率捷變，需要高質量本振信號的需求。
【專利說明】實現捷變頻米波雷達的數字下變頻系統
【技術領域】
[0001]本發明涉及米波波段在雷達領域中的應用，尤其涉及一種實現捷變頻米波雷達的數字下變頻系統。
【背景技術】
[0002]VHF雷達也稱米波雷達，其優點是制造技術簡單，探測距離遠，但也存在測量精度差、體積龐大等弱點。因此，從上世紀70年代開始，世界上大多數國家都淘汰了米波雷達。但近年來，隨著隱身技術的大量應用以及雷達新技術的不斷發展，米波雷達在探測隱身飛行目標和對抗反輻射導彈(ARM)方面所體現出的優勢再次引起了雷達界的高度重視，世界各國把發展米波雷達放到雷達探測系統的重要位置。
[0003]但是，由于米波雷達在其工作帶寬內，密集地擁擠著很多工業干擾和其他商用無線電干擾，因此米波雷達在工作時經常需要對工作環境的不同的工作頻點進行測試或者根據抗干擾的需要，對工作頻點進行切換。當前米波雷達的信號處理主要依賴數字下變頻技術。經典雷達的數字下變頻一般是先將射頻回波信號經模擬下變頻至適當中頻，然后在中頻用ADC數字化后輸出高頻數字中頻信號，再經數字下變頻器(Digital DownConverter-DDC)的變頻、抽取和低通濾波處理之后變為低速率的雷達回波信號。目前典型的雷達數字下變頻實現方式可以歸納為以下幾類:
[0004]1、采用專用的可編程DDC(Direct digital synthesizer,直接數據頻率合成器)
-H-* I I
心片；
[0005]2、采用通用DSP (Digital Signal Processing,數字信號處理)處理器,軟件實現數字下變頻；
[0006]3、采用FPGA (Field Programmable Gate Array,現場可編程門陣列)實現數字下變頻。
[0007]數字下變頻功能實現的關鍵在于NCO (Numerical Controlled Oscillator,數字控制振蕩器)的設計、濾波器的設計和選取，以及抽取參數的設定等。其中，NCO是實現數字下變頻的主要關鍵技術之一，其所產生的正交本振信號的純度也是影響數字下變頻性能的主要因素之一。
[0008]NCO的目標就是產生一個理想的正弦或余弦序列，更確切地說就是產生一個頻率可控改變的正弦波樣本。
[0009]Sn (n) = cos (2 π fLOn/fs) (η = O、1、2….) (I)
[0010]式中，fL0為本地振蕩頻率；fs為DDC輸入信號的采樣頻率。
[0011]NCO產生正弦波樣本的有效方法就是采用查表法，即事先根據各個NCO正弦波相位計算好各個相位的正弦值，并按相位角度作為地址存儲該相位的正弦值數據。
[0012]在現有的典型的雷達數字下變頻實現方式中，專用DDC芯片價格昂貴，靈活性不強；通用DSP處理器實現數字下邊頻，由于DSP處理運算能力的限制，一般需要高效算法以減小數字下變頻的運算量，不同算法適用的場合不同。
[0013]近年來FPGA器件在邏輯規模和處理性能得到了前所未有的提高，FPGA的可編程性、靈活性和高集成度，在雷達數字下變頻領域得到了廣泛的應用。目前，采用FPGA實現數字下變頻的過程中，NCO作為關鍵模塊之一，一般采用圖1所示的經典的FPGA實現數字下變頻功能中的NCO實現框圖。在該NCO實現框圖中，本振信號的產生采用如圖2所示的ROM查表法，初始相位控制字用來設置本振信號的初相，相位步進控制字用來設置本振信號的頻率。在系統時鐘的控制下，由相位累加器對輸入頻率字不斷累加，得到以該頻率字為步進的數字相位，再通過相位相加模塊進行初始相位偏移，得到要輸出的當前相位，將該值作為取樣地址值送入幅度P相位轉換電路，查表獲得正余弦信號樣本。然而，在FPGA中采用該結構實現NCO的缺點在于，輸出本振信號的頻率分辨率受到相位數據的位數和相位的正弦值數據的位數限制，提高NCO本振信號的頻率分辨率,必須增加相位數據的位數和相位的正弦值數據的位數，這會導致FPGA更多的資源消耗。
【發明內容】
[0014]基于現有技術中存在的上述不足，本發明現提出一種實現捷變頻米波雷達的數字下變頻系統及對應的方法，以解決原有的捷變頻米波雷達的工作頻點有限、不連續，且NCO模塊易導致FPGA產生較多的資源消耗等問題。
[0015]本發明所公開的一種實現捷變頻米波雷達的數字下變頻系統，包括DDC控制模塊、NCO模塊、A/D采樣模塊、混頻模塊以及濾波模塊，其中，
[0016]所述DDC控制模塊，與所述NCO模塊相耦接，用于輸出雷達系統的工作頻點給所述NCO模塊，并控制整個DDC模塊的時序；
[0017]所述NCO模塊，與所述DDC控制模塊和混頻模塊相耦接，其根據DDC控制模塊傳送的工作頻點循環產生相應頻點的ROM數據的尋址地址，以形成某頻點的連續的正交本振信號;
[0018]所述A/D采樣模塊，與所述混頻模塊相耦接，其直接對接收機輸出的射頻回波信號進行采樣，并將采樣得到的模擬信號轉換為數字信號后發送給混頻模塊；
[0019]所述混頻模塊，分別與所述NCO模塊、A/D采樣模塊以及濾波模塊相耦接，將采樣數據與NCO模塊的本振信號混頻得到零中頻的1、Q兩路信號輸出；
[0020]所述濾波模塊，與所述混頻模塊相耦接，降低從混頻模塊輸出的信號采樣率，使其輸出數據率較低的零中頻1、Q兩路信號。
[0021]優選地，所述NCO模塊主要由地址產生器、正余弦查詢表及輸出寄存器三個單元組成，其中，
[0022]所述地址產生器，分別與所述DDC控制模塊及正余弦查詢表相耦接，根據工作頻點計算出正余弦表的查表所需的地址；
[0023]所述正余弦查找表，分別與所述地址產生器及輸出寄存器相耦接，根據地址產生器的輸出查表得到相應載頻波形的輸出；
[0024]所述輸出寄存器，分別與所述正余弦查找表及混頻模塊相耦接，對載波信號緩存，同時輸出本振信號。
[0025]優選地，采用所述正余弦查找表的查找方式為，將捷變頻米波雷達的有限的工作頻點的sin和cos波形采樣值事先計算出，并轉換為定點數據，根據工作頻點循環產生相應頻點的1000個ROM數據的對應尋址地址，并存入ROM存儲表中。
[0026]優選地，所述濾波模塊包括CIC抽取濾波器和FIR低通濾波器，其中，
[0027]所述CIC抽取濾波器，分別與所述混頻模塊和FIR低通濾波器相耦接，用于將從1、Q兩路分出的采樣數據每隔M點進行抽取以降低采樣率；
[0028]所述FIR低通濾波器，與所述CIC抽取濾波器相耦接，其對經過CIC抽取濾波器處理后的采樣數據再次進行低通濾波后輸出信號。
[0029]優選地，所述系統工作頻點的個數和波形數據的位寬可調。
[0030]優選地，所述CIC抽取濾波器對1、Q兩路分出的采樣數據每隔200點予以抽取。
[0031]與現有技術相比，本發明所提供的一種實現捷變頻米波雷達的數字下變頻系統，根據捷變頻米波雷達的工作頻點有限、不連續的特點，采用了與原NCO模塊的不同的實現方式，減少了 FPGA的資源消耗，同時也能得到較高頻率分辨率的本振信號，較好的實現了捷變頻米波雷達的數字下變頻功能，頻率捷變，需要高質量本振信號的需求。
【專利附圖】
【附圖說明】
[0032]圖1是現有技術中采用的FPGA實現數字下變頻方案中的NCO實現框圖；
[0033]圖2是采用圖1所示的NCO模塊的ROM查詢表結構示意圖；
[0034]圖3是本發明所述的一種實現捷變頻米波雷達的數字下變頻系統；
[0035]圖4是圖3所述的NCO模塊的實現框圖；
[0036]圖5是圖4所述的正余弦查找表的ROM查詢表結構；
[0037]圖6是本發明的NCO模塊的波形存儲器ROM查詢表數據生成的59.9M本振信號的示意圖。
【具體實施方式】
[0038]以下實施例僅用于更加清楚地說明本發明的技術方案，而不能以此來限制本發明的保護范圍。如在說明書及權利要求當中使用了某些詞匯來指稱特定部件。本領域技術人員應可理解，硬件制造商可能會用不同名詞來稱呼同一個部件。本說明書及權利要求并不以名稱的差異來作為區分部件的方式，而是以部件在功能上的差異來作為區分的準則。說明書后續描述為實施本發明的較佳實施方式，然所述描述乃以說明本發明的一般原則為目的，并非用以限定本發明的范圍。本發明的保護范圍當視所附權利要求所界定者為準。
[0039]下面結合附圖和具體實施例對本發明做進一步詳細說明。
[0040]如圖3所示，本發明提出的一種實現捷變頻米波雷達的數字下變頻系統，包括:DDC控制模塊10、NCO模塊20、A/D采樣模塊30、混頻模塊40以及濾波模塊50。其基本工作原理為:A/D采樣模塊30對雷達回波信號進行量化，然后與NCO模塊20輸出的本振信號進行混頻，得到零中頻IQ兩路信號，最后經濾波模塊50濾波輸出符合要求的零中頻IQ兩路信號。
[0041]所述DDC控制模塊10，與所述NCO模塊20相耦接，用于輸出雷達系統的工作頻點給所述NCO模塊20，并控制整個模塊的時序。
[0042]DDC(Direct Digital Control,直接數字控制系統)的工作原理為,計算機通過模擬量輸入通道(Al)和數字量(也可稱開關量)輸入通道(DI)采集實時數據，然后按照一定的規律進行計算，最后發出控制信號，并通過模擬量輸出通道(AO)和開關量輸出通道(DO)直接控制設備的運行。DDC系統是一個閉環控制系統，是計算機在工業生產過程中最普遍的一種應用方式。
[0043]所述A/D采樣模塊30，與所述混頻模塊40相耦接，作為模擬信號的輸入端，其直接對接收機輸出的射頻回波信號進行采樣，將采樣得到的模擬信號轉換為數字信號后發送給混頻模塊40。
[0044]捷變頻米波雷達系統的工作頻率范圍40?60Mhz，信號工作帶寬小于1M，A/D采樣率lOOMhz。工作頻點之間的步進可以根據系統要求選擇不同大小的步進，如10k或200k
坐寸ο
[0045]所述NCO模塊20，與所述DDC控制模塊10和混頻模塊40相耦接，其根據DDC控制系統輸出的雷達的工作頻點循環產生相應頻點的ROM數據的尋址地址，以形成某頻點的連續的正交本振信號。數控振蕩器是正交數字混頻器的核心部分，作用是產生正交的時間離散和幅度離散的正弦和余弦樣本。它具有頻率分辨率高、頻率變化速度快、相位可連續線性變化和生成的正、余弦信號正交特性好等特點。而且NCO的相位、幅度均已數字化，可以直接進行聞精度的數字調制解調。
[0046]具體來說，所述NCO模塊20，主要由地址產生器、正余弦查找表及輸出寄存器三個單元組成。
[0047]所述地址產生器，分別與所述DDC控制模塊10及正余弦查詢表相耦接，根據工作頻點計算出正余弦表的查表所需的地址。所述地址產生器是根據頻率控制字，計算出正余弦表的查表所需的地址，同時保證產生的正余弦波的相位保持連續。目前常見的NCO實現的方法目前主要有計算法、CORDIC (Coordinated RotAT1n Digital Computer)算法和查表法等。本發明采用最有效、最簡單的查表法，即事先根據各個NCO正弦波相位計算好相位的正弦值，并以相位角度作為地址把該相位的正弦值數據存儲在表中，然后通過相位累加產生地址信息讀取當前時刻的相位值在表中對應的正弦值，從而產生所需頻率的正弦波；同時由于正余弦波形的對稱性，只需要存儲部分數據即可完成全相位的數值輸出。這種實現方法，設計簡單、運算速度較高，可以很好的滿足在數字變頻、擴頻、調制解調等多種場合的要求。
[0048]所述正余弦查找表，分別與所述地址產生器及輸出寄存器相耦接，根據地址產生器的輸出查表得到相應載頻波形的輸出。
[0049]基于FPGA的NCO設計的一個關鍵就是波形存儲器ROM相位累加器的輸出地址作為ROM的地址輸入，在本發明中，采用所述正余弦查找表的查找方式為，將捷變頻米波雷達的有限的工作頻點的sin和cos波形采樣值事先計算出，并轉換為定點數據，根據工作頻點循環產生相應頻點的1000個ROM數據的對應尋址地址，并存入ROM中。具體請參照圖5，兩個ROM的數據存儲結構采用圖5所示的結構，對于提取的工作頻點1、工作頻點2至工作頻點N，對應的查詢地址計算方式為N*1000+l，且連續。根據公式I知，fs為10Mhz時，最多只要1000個采樣點就能將某個工作頻點的sin或cos波形周期性的表示出來。例如，工作
59 9
頻點為 59.9Mhz 時，sm(2;rxixl00()) = sm(2;rx599) = sm(2;r)所以，將捷變頻米波雷達
O
的有限的工作頻點的sin和cos波形采樣值事先算好，并轉化為定點數據后存入圖4所示的ROM中，從而形成NCO的sin和cos的ROM波形采樣值查詢表，波形數據的寬度和系統具體工作頻點的個數可以根據系統需求靈活改變。圖6是用59.9Mhz的工作頻點的1000個sin波形存儲器ROM查詢表的數值做FFT (快速傅里葉變換)得到的本振信號頻域的圖形。
[0050]所述輸出寄存器，分別與所述正余弦查找表及混頻模塊40相耦接，對載波信號進行緩存，同時輸出本振信號。通過改變頻率控制字、系統采樣頻率、存儲正余弦查找表的深度和存儲表的位寬，即可得到不同輸入頻率范圍的NC0。
[0051]在FPGA中用NCO實現各種調制信號的產生最主要的特點是設計靈活，同時具有精確度高、頻率高和穩定性好等優點。
[0052]所述混頻模塊40，分別與所述NCO模塊20、A/D采樣模塊30以及濾波模塊50相耦接，將采樣數據與NCO模塊20的本振信號混頻，然后得到零中頻的1、Q兩路信號輸出。
[0053]在正交數字混頻器中，采用數字頻率合成技術，可以將數字處理延續到正交調制之后或正交解調之前，濾波器和增益控制就可以用數字方法實現，1、Q兩路也就不會存在增益的不平衡，加上數控振蕩器(NCO)的低正交誤差，可以使系統誤差降低到數據的最低比特(LSB)的高精度范圍。
[0054]所述濾波模塊50，與所述混頻模塊40相耦接，降低從混頻模塊40輸出的信號采樣率，使其輸出數據率較低的零中頻1、Q兩路信號。
[0055]具體來說，所述濾波模塊50包括CIC抽取濾波器501和FIR低通濾波器502，其中，所述CIC抽取濾波器501，分別與所述混頻模塊40和FIR低通濾波器502相耦接，用于將從1、Q兩路分出的采樣數據每隔M點進行抽取以降低采樣率；所述FIR低通濾波器502，與所述CIC抽取濾波器501相耦接，其對經過CIC抽取濾波器501處理后的采樣數據再次進行低通濾波后輸出信號。
[0056]CIC (cascade imtegrator comb,積分梳狀濾波器)，是一種高效的抽取濾波器,軟件無線電接收機中通過抽取(decimate)降低數據的采樣率，主要由工作在高抽樣率的級聯理想積分器和低抽樣率的級聯微分器組成。CIC濾波器無乘法器、無系數存儲器、中間暫存單元少、需要的外部控制和定時電路很少，廣泛應用于軟件無線電接收機數字前端。
[0057]然而，采用單級的CIC濾波器的旁瓣電平是比較大的，阻帶衰減很差，很難直接滿足使用要求。為了增加阻帶衰減，通常采用多級CIC級聯的辦法。隨著阻帶衰減的增加，通帶內的衰減也增大了，所以必須對通帶內的衰減進行補償。本發明為了克服級聯Cic濾波器的通帶下降，我們設置了一個FIR濾波器，它具有與CIC相逆的幅頻特性，將其與CIC濾波器級聯，這樣就可以得到比較平坦的通帶特性。FIR補償濾波器也可實現降采樣，通常其降采樣因數不大于2。CIC濾波器作為第一級濾波器，實現抽取、低通濾波；第二級則采用一般的FIR或者FIR實現的特殊濾波器(如半帶濾波器)，此時它們工作在較低的頻率下，且濾波器的參數得到了優化，因此更容易以較低的階數實現，節省資源，降低功耗。
[0058]采用本發明所提供的實現捷變頻米波雷達的數字下變頻系統工作原理如下:
[0059]A/D采樣模塊30對雷達回波信號進行量化，然后與NCO輸出的本振信號進行混頻，得到零中頻IQ兩路信號；CIC濾波器對零中頻IQ兩路信號進行大比率抽取；最后低通FIR輸出數據率更低的零中頻IQ兩路信號。捷變頻米波雷達系統的工作頻率范圍40?60Mhz。如圖3、圖5所示，A/D采樣模塊30以10Mhz的采樣頻率直接對接收機輸出的射頻回波信號進行采樣。采樣數據與NCO模塊20本振信號混頻后輸出的零中頻IQ兩路信號的數據率依然高達lOOMhz。因此，為了降低數據率，采用兩級濾波。首先通過CIC對混頻之后的零中頻IQ兩路信號進行200的抽取，然后再通過FIR實現低通濾波，濾除掉雜波和干擾信號，同時進行2倍的抽取，最后輸出數據率較低的零中頻IQ兩路信號。數據抽取與濾波的具體實現直接采用FPGA芯片廠商提供的IP核，CIC和FIR的系數根據系統信號處理要求進行設計并導入FPGA的IP核中。
[0060]與現有技術相比，本所述發明的一種實現捷變頻米波雷達的數字下變頻系統，針對捷變頻米波雷達的工作頻點有限，不連續的特點，采用了不同的NCO模塊的實現方式，減少了 FPGA的資源消耗，同時也能得到較高頻率分辨率的本振信號，滿足了捷變頻米波雷達在數字下變頻過程中，頻率捷變，需要高質量本振信號的需求，本發明給出的一種基于FPGA的正交NCO設計方法，可以實現正交的、連續相位、高性能、高精度、可重利用的數控振蕩器，適合于多種應用場景的片上系統的設計，且采用兩級濾波，能夠滿足輸出數據率較低的零中頻IQ兩路信號。
[0061]值得注意的是，以上所述僅為本發明的較佳實施例，并非因此限定本發明的專利保護范圍，本發明還可以對上述各種零部件的構造進行材料和結構的改進，或者是采用技術等同物進行替換。故凡運用本發明的說明書及圖示內容所作的等效結構變化，或直接或間接運用于其他相關【技術領域】均同理皆包含于本發明所涵蓋的范圍內。
【權利要求】
1.一種實現捷變頻米波雷達的數字下變頻系統，其特征在于，包括DDC控制模塊、NCO模塊、A/D采樣模塊、混頻模塊以及濾波模塊，其中， 所述DDC控制模塊，與所述NCO模塊相耦接，用于輸出雷達系統的工作頻點給所述NCO模塊，并控制整個DDC模塊的時序； 所述NCO模塊，與所述DDC控制模塊和混頻模塊相耦接，其根據DDC控制模塊傳送的工作頻點循環產生相應頻點的ROM數據的尋址地址，以形成某頻點的連續的正交本振信號；所述A/D采樣模塊，與所述混頻模塊相耦接，其直接對接收機輸出的射頻回波信號進行采樣，并將采樣得到的模擬信號轉換為數字信號后發送給混頻模塊； 所述混頻模塊，分別與所述NCO模塊、A/D采樣模塊以及濾波模塊相耦接，將采樣數據與NCO模塊的本振信號混頻得到零中頻的1、Q兩路信號輸出； 所述濾波模塊，與所述混頻模塊相耦接，降低從混頻模塊輸出的信號采樣率，使其輸出數據率較低的零中頻1、Q兩路信號。
2.如權利要求1所述的一種實現捷變頻米波雷達的數字下變頻系統，其特征在于，所述NCO模塊主要由地址產生器、正余弦查詢表及輸出寄存器三個單元組成，其中， 所述地址產生器，分別與所述DDC控制模塊及正余弦查詢表相耦接，根據工作頻點計算出正余弦表的查表所需的地址； 所述正余弦查找表，分別與所述地址產生器及輸出寄存器相耦接，根據地址產生器的輸出查表得到相應載頻波形的輸出； 所述輸出寄存器，分別與所述正余弦查找表及混頻模塊相耦接，對載波信號緩存，同時輸出本振信號。
3.如權利要求2所述的一種實現捷變頻米波雷達的數字下變頻系統，其特征在于，采用所述正余弦查找表的查找方式為，將捷變頻米波雷達的有限的工作頻點的sin和cos波形采樣值事先計算出，并轉換為定點數據，根據工作頻點循環產生相應頻點的1000個ROM數據的對應尋址地址，并存入ROM存儲表中。
4.如權利要求1所述的一種實現捷變頻米波雷達的數字下變頻系統，其特征在于，所述濾波模塊包括CIC抽取濾波器和FIR低通濾波器，其中， 所述CIC抽取濾波器，分別與所述混頻模塊和FIR低通濾波器相耦接，用于將從1、Q兩路分出的采樣數據每隔M點進行抽取以降低采樣率； 所述FIR低通濾波器，與所述CIC抽取濾波器相耦接，其對經過CIC抽取濾波器處理后的采樣數據再次進行低通濾波后輸出信號。
5.如權利要求3所述的一種實現捷變頻米波雷達的數字下變頻系統，其特征在于，所述系統工作頻點的個數和波形數據的位寬可調。
6.如權利要求4所述的一種實現捷變頻米波雷達的數字下變頻的系統，其特征在于，所述CIC抽取濾波器對1、Q兩路分出的采樣數據每隔200點予以抽取。
【文檔編號】G01S7/02GK104201991SQ201410458050
【公開日】2014年12月10日 申請日期:2014年9月10日 優先權日:2014年9月10日
【發明者】吳志勇, 張容權, 陳玉忠, 趙懷坤, 王盛鰲, 吳雪峰 申請人:四川九洲電器集團有限責任公司