用于生物檢測的納米通道方法和結構的制作方法
【專利摘要】本發明涉及用于生物檢測的納米通道方法和結構。納米通道傳感器和用于構造納米通道傳感器的方法。示例性方法包括在絕緣層上形成犧牲線、形成電介質層、蝕刻出電極溝槽對、形成電極對以及去除所述犧牲線以形成納米通道。所述電介質層可以形成在絕緣層上以及所述犧牲線周圍。可以在所述犧牲線的相反側上在所述電介質層中蝕刻出所述電極溝槽對。可以通過用電極材料填充所述電極溝槽，形成所述電極對。可以通過在所述至少一對電極之間形成納米通道，去除所述犧牲線。
【專利說明】用于生物檢測的納米通道方法和結構
【技術領域】
[0001]本發明涉及分子傳感器，更具體地，涉及納米通道傳感器以及用于構造納米通道傳感器的方法。
【背景技術】
[0002]生物傳感器可以通過將納米通道集成到互補金屬氧化物半導體(CMOS)芯片中來構造。這些納米通道可能呈現數個微米的直徑，供細胞和細菌感測。它們的直徑也可以從數十納米變化到一納米的一部分，來進行病毒和生物大分子感測。
[0003]電極對可以是線(line)生物傳感器納米通道，并且可用于在納米通道中檢測諸如細胞、細胞片段、細菌、病毒和生物大分子的目標。所述電極檢測在納米通道內流動的溶液中的目標。電極對也可以用于在納米通道中和納米通道周圍產生電場。所述電場可以用于操縱在納米通道內的溶液中的帶電目標，例如，使分子與納米通道的長度對準、將分子保持在適當位置、或者使分子沿著納米通道移動。
【發明內容】
[0004]因此，本發明的一個示例性方面是一種納米通道傳感器，其包括襯底、電介質層、納米通道、饋送通道(feed channel)和電極對。所述電介質層可以形成在所述襯底之上。所述納米通道和所述饋送通道可以形成在所述電介質層中。所述饋送通道可以包括底部和頂部。所述饋送通道的所述頂部可以具有與所述饋送通道的所述底部相比較大的橫截面寬度。所述電極對可以位于所述納米通道的相反側上。
[0005]本發明的另一個示例性方面是一種納米通道傳感器，其包括襯底、電介質層、納米通道、饋送通道、電極對和第二電介質層。所述第一電介質層可以形成在所述襯底之上。所述納米通道和所述饋送通道可以形成在所述電介質層中。所述電極對可以位于所述納米通道的相反側上。所述蓋層可以覆蓋所述饋送通道。所述蓋層也可以界定穿過所述第二電介質層通向所述饋送通道的多個開口。
[0006]本發明的又一示例性方面是一種將電極與納米通道傳感器對準的方法，該方法包括在絕緣層上形成犧牲線、形成電介質層、蝕刻電極溝槽對、形成電極對以及去除所述犧牲線以形成納米通道。所述第一電介質層可以形成在所述襯底上以及所述犧牲線周圍。可以在所述犧牲線的相反側上在所述第一電介質層中蝕刻出所述電極溝槽對。可以通過用電極材料填充所述電極溝槽，形成所述電極對。可以通過在所述至少一對電極之間形成納米通道，去除所述犧牲線。
【專利附圖】
【附圖說明】
[0007]在說明書的結尾處的權利要求書中特別指出并且清楚地要求保護被認為是本發明的主題。從以下結合附圖進行的詳細描述，本發明的前述及其它目的、特征和優點是顯而易見的，在附圖中:
[0008]圖1A、IB和IC示出了根據本發明一個實施例的納米通道傳感器。
[0009]圖2A和2B示出的連續流程圖示例出了根據本發明另一個實施例的將電極與納米通道傳感器對準的第一示例性方法。
[0010]圖3A和3B示出的連續流程圖示例出了根據本發明又一個實施例的將電極與納米通道傳感器對準的第二示例性方法。
[0011]圖4A和4B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的犧牲線沉積步驟的橫截面視圖和俯視圖。
[0012]圖5A和5B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的電介質層形成和平面化步驟的橫截面視圖和俯視圖。
[0013]圖6A和6B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的電極溝槽蝕刻步驟的橫截面視圖和俯視圖。
[0014]圖7A和7B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的電極形成步驟的橫截面視圖和俯視圖。
[0015]圖8A和SB分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的、第二電介質層形成步驟和在第二電介質層中形成開口的橫截面視圖和俯視圖。
[0016]圖9A和9B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的犧牲線去除步驟的橫截面視圖和俯視圖。
[0017]圖1OA和1B分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的夾斷(pinch-off)步驟的橫截面視圖和俯視圖。
[0018]圖1lA和IlB分別示出了根據用于將電極與納米通道傳感器對準的第一示例性方法的入口、出口和電極暴露步驟的橫截面視圖和俯視圖。
[0019]圖12示出的流程圖示例出了根據本發明的又一個實施例用于構造納米通道傳感器的第三示例性方法。
[0020]圖13A-13C示出了根據第三示例性方法構造的納米通道傳感器，其包括流體端口(port)區、饋送通道區和納米通道區。
[0021]圖14A、14B和14C分別示出了根據用于構造納米通道傳感器的第三示例性方法的厚犧牲線沉積步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0022]圖15A、15B和15C分別示出了根據用于構造納米通道傳感器的第三示例性方法的第一電介質層形成和平面化步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0023]圖16A、16B和16C分別示出了根據用于構造納米通道傳感器的第三示例性方法的薄犧牲線沉積步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0024]圖17A、17B和17C分別示出了根據用于構造納米通道傳感器的第三示例性方法的第二電介質層形成步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0025]圖18A、18B和18C分別示出了根據用于構造納米通道傳感器的第三示例性方法的犧牲線去除步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0026]圖19A、19B和19C分別示出了根據用于構造納米通道傳感器的第三示例性方法的夾斷步驟的端口區、納米通道區和饋送通道區的橫截面視圖。
[0027]圖20示出了與CMOS芯片上的后端線程(BEOL)布線層集成的納米通道傳感器的橫截面視圖。
【具體實施方式】
[0028]參考本發明的實施例描述本發明。貫穿本發明的說明書，參考圖1A-19C。當提及圖時，貫穿圖中示出的相似的結構和元件用相似的附圖標記指示。
[0029]圖1A、1B和IC示出了根據本發明的一個實施例的納米通道傳感器，該納米通道傳感器包括納米通道傳感器區100、饋送通道區101和端口區109。所述納米通道傳感器區100包括襯底102、電介質層103、納米通道106和電極對112。所述納米通道傳感器區100也可以包括蓋層114。饋送通道區101包括形成在電介質層103內的饋送通道107。端口區109包括形成在電介質層103、114和118內的流體入口 /出口端口 121。
[0030]電介質層103可以形成在所述襯底102之上。電介質層103可以是絕緣膜。例如，電介質層103可以包含二氧化硅。襯底102也可以包含位于電介質層103和饋送通道107下方的電介質層。納米通道106可以形成在電介質層103中。饋送通道107也可以形成在電介質層103中。饋送通道107可以包括底部110和頂部108，其中頂部108與底部110相比具有較大的橫截面寬度。饋送通道107的頂部108以及納米通道106也可以具有與饋送通道107的底部110相比較小的橫截面高度。頂部108也可以延伸超出底部110的邊緣。納米通道106可以具有與饋送通道107的頂部108相同的高度，并且由與饋送通道107的頂部108相同的犧牲層形成。
[0031]根據本發明的一個實施例，電介質層103可以包括底部電介質層104和頂部電介質層105。納米通道106可以形成在頂部電介質層105中。饋送通道107的頂部108可以形成在頂部電介質層105中，并且饋送通道107的底部110可以形成在底部電介質層104中。
[0032]電極對112可以位于納米通道106的相反側上。電極112可以包含薄的鈀(Pd)層、氮化鈦(TiN)擴散阻擋層、之后是銅層。電極112可以形成在頂部電介質層105中。
[0033]根據本發明的一個實施例，所述納米通道傳感器也可以包括位于電介質層103之上的蓋層114。蓋層114可以覆蓋納米通道106、饋送通道107和電極112。蓋層114也可以界定穿過蓋層114通向饋送通道107和/或納米通道106的多個開口 116。蓋層114也可以是薄的絕緣體層。
[0034]根據本發明的另一個實施例，所述納米通道傳感器也可以包括位于納米通道106與電極112之間的保形(conformal)電介質層120。此外,所述保形電介質層120可以包含鋁氧化物或鉿氧化物。電介質材料的夾斷層118可以“夾斷”或密封蓋層114中的多個開口 116。所述夾斷層可以是薄的非保形電介質。
[0035]根據本發明的又一個實施例，包括流體入口或出口端口 121的圖1C中示出的端口區109可以通過與用于形成納米通道(nanochannel)通道傳感器區和饋送通道區的工藝相同的工藝并且與它們同時形成，在所述納米通道通道傳感器區和饋送通道區處穿過底部電介質層104、頂部電介質層105和蓋層114提供開口。流體入口端口 121被連接到饋送通道區101 (即，與饋送通道區101流體連通)，饋送通道區101被連接到納米通道通道傳感器區100，納米通道通道傳感器區100被連接到另一饋送通道區并且連接到流體出口端口121。為了確保饋送通道在它們連接到端口區之處不被密封，將非保形電介質層用于所述夾斷層。注意，夾斷層被沉積在流體入口或出口端口底部處，因此層厚度應當小于饋送通道的高度(即，底部電介質層104和頂部電介質層105的厚度的和)。
[0036]根據本發明的又一個實施例，襯底102可以包括被沉積在諸如硅晶片的晶片上的絕緣體層，例如二氧化硅(S12)。襯底102也可以是絕緣體上硅(SOI)晶片的一部分。圖2A和2B示出了根據本發明的一個實施例將電極與納米通道傳感器對準的第一示例性方法200。在本發明的一個實施例中，方法200與后端線程(BEOL)芯片制造工藝整合。例如，圖20示出了包含有源電子器件的CMOS襯底2001，其承載著將有源器件與納米通道傳感器2003互連的后端線程(BEOL) 2002布線層。所述布線層提供納米通道傳感器2003與CMOS襯底2001上的有源器件之間的電連接。
[0037]返回圖2，方法200可以包括在襯底202上形成犧牲線、形成電介質層204、蝕刻一對電極溝道206、形成一對電極208、沉積蓋層210、形成穿過蓋層的開口 212、去除犧牲線以形成納米通道和饋送通道214、以及沉積夾斷層216。
[0038]方法200包含犧牲線形成步驟202，如圖4A和4B所示。在犧牲線形成步驟202，在絕緣層403上沉積犧牲線404。絕緣層403可以包括在諸如硅晶片的晶片上沉積的二氧化硅(S12)。所述絕緣層也可以是絕緣體上硅(SOI)晶片的一部分，在這種情況下，犧牲線404可以通過蝕刻絕緣體上方的晶片的薄硅層而形成，得到圖4A和4B中示出的結構。
[0039]根據本發明的一個實施例，犧牲線404可以包含諸如多晶硅、非晶硅、單晶硅或鍺的犧牲線材料。犧牲線404的尺寸可以通過改變犧牲線材料的厚度和線寬度而變化。犧牲線可以由犧牲線材料的薄膜形成。此外，可以使用反應離子蝕刻(RIE)工藝、常規光刻、電子束技術或者側壁轉移工藝，對犧牲線404進行構圖(pattern)。在構圖之后，犧牲線材料也可以被部分氧化以減小所述材料的尺寸。
[0040]返回圖2A-2B，在犧牲線形成步驟202之后，方法200前進到電介質層形成步驟204，如圖5A和5B所示。在電介質層形成步驟204，在絕緣層403上以及犧牲線404周圍形成第一電介質層406。電介質層406可以是絕緣膜。其也可以包含二氧化娃。可以通過使用絕緣材料的等離子體增強的化學氣相沉積(PECVD)、之后進行化學機械拋光(CMP)步驟以平面化所述材料，來形成電介質層。CMP步驟可以在犧牲線404的頂面處停止。
[0041]返回圖2A-2B，在電介質層形成步驟204之后，方法200前進到電極溝槽蝕刻步驟206，如圖6A和6B所示。在電極溝槽蝕刻步驟206，在犧牲線404的相反側上在電介質層406中蝕刻至少一對電極溝槽408。電極溝槽蝕刻步驟206也可以包括以與蝕刻所述犧牲線相比較快的蝕刻速率蝕刻所述電介質層。例如，可以使用RIE工藝來形成所述溝槽。
[0042]電極溝槽408可以垂直于犧牲線404，并且可以被蝕刻到電介質層406中。電極溝槽蝕刻步驟206可以在略微蝕刻或不蝕刻犧牲線404的情況下實現。此外，可以通過控制蝕刻時間，或者通過在第一電介質層406中或其下方構建蝕刻停止層，控制溝槽的深度。電極溝槽406可以被蝕刻到絕緣層403中。返回圖2A-2B，在電極溝槽蝕刻步驟206之后，方法200前進到電極形成步驟208，如圖7A和7B所示。在電極形成步驟208，通過用電極材料填充電極溝槽408形成至少一對電極410。可以使用CMP來平面化電極材料。所述電極可以包括多個層。例如，感測電極可以包含薄的鈀(Pd)層、氮化鈦(TiN)擴散阻擋層、之后是銅層。如果使用Pd，則可以使用Ar濺射工藝來蝕刻暴露的Pd (如果所述暴露的Pd未被CMP去除)。
[0043]返回圖2A-2B，在電極形成步驟208之后，方法200前進到蓋層形成步驟210，如圖8A和8B所不。在蓋層形成步驟210,沉積蓋層412。蓋層412可以覆蓋犧牲線404和電極410。第二電介質層412也可以是薄的絕緣體層。
[0044]返回圖2A-2B，在蓋層形成步驟210之后，方法200前進到開口蝕刻步驟212。在開口蝕刻步驟212，穿過所述蓋層412形成多個開口或孔414。這些開口 414可以通向(leadto)犧牲線404并且暴露犧牲線404。注意，如果犧牲線被部分氧化，則將穿過氧化的層以及蓋層412蝕刻所述開口或孔，從而暴露犧牲線404。在圖8A和8B中示出了開口 414。
[0045]返回圖2A-2B，在開口蝕刻步驟212之后，方法200前進到犧牲線去除步驟214，如圖9A和9B所示。在犧牲線去除步驟214，犧牲線404被去除，以便在電極410之間形成納米通道416。犧牲線去除步驟214可以包括通過所述多個開口 414將二氟化氙(XeF2)引入到犧牲線404。可以使用氣相蝕刻工藝引入XeF2。犧牲線去除步驟214可涉及除了犧牲線404之外的部件的少量蝕刻或未蝕刻。
[0046]根據本發明的一個實施例，除了納米通道416之外，方法200還可以用于形成饋送通道。饋送通道和納米通道416可以形成長的、連續的通道，并且可以使用第一示例性方法200同時形成。饋送通道可以包括底部和頂部。饋送通道的頂部可以具有與底部相比較大的寬度。饋送通道的頂部也可以具有與饋送通道的底部相比較小的高度。饋送通道的底部的總橫截面面積(即，高度乘以寬度)可以大于饋送通道的頂部的橫截面面積。
[0047]根據本發明的一個實施例，每對電極410在納米通道416的相反側上自對準。電極410也可以與納米通道416的內容物電隔離。電極410可以與納米通道416直接電接觸，例如,與納米通道416的內容物歐姆接觸。
[0048]在犧牲線去除步驟214之后，方法200可以前進到夾斷步驟216，如圖1OA和1B所示。在夾斷步驟，在蓋層412上沉積夾斷層418。夾斷層418可以密封或“夾斷”通向犧牲線404的開口 414。夾斷層418可以是薄的非保形絕緣體層。夾斷步驟216可以是常規微機電系統(MEMS)制造步驟。
[0049]在夾斷步驟216之后，方法200可以前進到蝕刻步驟，以暴露入口貯器(inletreservoir)、出口貯器以及電極，如圖1IA和IlB所示。這些蝕刻步驟可以使用RIE工藝進行。任何入口和出口都可以被連接到納米通道。入口和出口也可以包含偏置電極。
[0050]根據本發明的一個實施例，通向犧牲線的所述多個開口 414可以遠離被指派用于入口和出口貯器的位置。因此，在犧牲線去除步驟214期間，犧牲線404的去除可以限于犧牲線404的遠離所述貯器的部分。在所述犧牲線的最初去除之后，可以將用于暴露入口和出口貯器的蝕刻步驟選擇成最小化所述犧牲線的殘存部分的蝕刻。最后，犧牲線的殘存部分可以例如使用氣相XeF2來去除，形成完成的納米通道。開口 414也可以連接到所述犧牲線的遠離所述犧牲線的納米通道片段(segment)的部分(sect1n)。例如,所述開口可以連接到所述犧牲線的饋送通道片段。
[0051]根據本發明的一個實施例，使用第一示例性方法200構造的完成的納米通道傳感器可以被用于進行阻抗譜實驗。
[0052]圖3A和3B示出了根據本發明的另一個實施例將電極與納米通道傳感器對準的第二示例性方法300。圖3A和3B中示出的方法300中的很多步驟與圖2A-2B中示出的方法相似。
[0053]方法300涉及犧牲線形成步驟302。在犧牲線形成步驟302，在絕緣層上沉積犧牲線。在犧牲線形成步驟302之后，方法300前進到電介質層形成步驟304。
[0054]在電介質層形成步驟304，在襯底上圍繞著犧牲線形成電介質層，并且該電介質層被平面化。在電介質層形成步驟304之后，方法300前進到電極溝槽蝕刻步驟306。
[0055]在電極溝槽蝕刻步驟306，在犧牲線的相反側上在電介質層中蝕刻出至少一對電極溝槽。在電極溝槽蝕刻步驟306之后，方法200前進到保形電介質沉積步驟308。
[0056]在保形電介質層沉積步驟308，在犧牲線與電極溝槽之間沉積保形高k電介質層。保形高k電介質層可以是薄膜并且可以包含諸如鋁氧化物或鉿氧化物的材料。可以選擇保形電介質層，以便在開口蝕刻步驟314期間允許蝕刻但是在犧牲線去除步驟316期間最小化或防止蝕刻。在保形電介質層沉積步驟308之后，方法300前進到電極形成步驟310。
[0057]在電極形成步驟310，通過用電極材料填充電極溝槽，形成至少一對電極。可以使用CMP來平面化電極材料。所述電極可以包括多個層。例如，所述電極可以包含氮化鈦(TiN)擴散阻擋層、之后是銅層。可以使用CMP來平面化電極材料。在電極形成步驟310之后，方法300前進到蓋層形成步驟312。
[0058]在蓋層形成步驟312，沉積蓋層。蓋層可以覆蓋位于犧牲線404(如果其未被CMP工藝去除)之上的保形電介質層以及電極。在蓋層形成步驟312之后，方法300前進到開口蝕刻步驟314。
[0059]在開口蝕刻步驟314，形成穿過所述蓋層并且通向所述犧牲線的多個開口。所述開口也可以是所述保形電介質層中的開口。在開口蝕刻步驟314之后，方法300前進到犧牲線去除步驟316。
[0060]在犧牲線去除步驟316，犧牲線被去除以便在電極之間形成納米通道。犧牲線去除步驟可以包括通過所述多個開口進行犧牲線的二氟化氙蝕刻。
[0061]在犧牲線去除步驟316之后，方法300可以前進到夾斷步驟318。在夾斷步驟318，在蓋層上沉積夾斷層。夾斷層可以密封或“夾斷”通向犧牲線的開口。夾斷層可以是薄的非保形絕緣體層。夾斷步驟可以是常規MEMS制造步驟。
[0062]在夾斷步驟318之后，方法300可以前進到用于暴露電極接觸襯墊(pad)的蝕刻步驟。這些蝕刻步驟可以使用RIE工藝進行。任何入口和出口都可以被連接到納米通道。入口和出口也可以包含偏置電極。
[0063]根據本發明的一個實施例，除了納米通道之外，方法300還可以用于形成饋送通道。饋送通道和納米通道可以形成長的、連續的通道，并且可以使用第二示例性方法300同時形成。饋送通道可以包括底部和頂部。饋送通道的頂部可以具有與底部相比較大的寬度。饋送通道的頂部也可以具有與饋送通道的底部相比較小的高度。饋送通道的底部的總橫截面面積(即，高度乘以寬度)可以大于饋送通道的頂部的橫截面面積。
[0064]根據本發明的一個實施例，通向犧牲線的所述多個開口可以遠離被指派用于入口和出口貯器的位置。因此，在犧牲線去除步驟316期間，犧牲線的去除可以限于犧牲線的遠離所述貯器的部分。在所述犧牲線的最初去除之后，可以將用于暴露入口和出口貯器的蝕刻步驟選擇成最小化所述犧牲線的殘存部分的蝕刻。最后，犧牲線的殘存部分可以例如使用氣相XeF2來去除，形成完成的納米通道。所述開口也可以連接到所述犧牲線的遠離所述犧牲線的納米通道片段的部分。例如，所述開口可以連接到所述犧牲線的饋送通道片段。
[0065]在根據第二示例性方法300構造的完成的納米通道傳感器中，電極可以被用于產生電場，所述電場有能力保持或移動所述納米通道內的感興趣顆粒。
[0066]圖12示出了根據本發明的又一個實施例用于構造納米通道傳感器的第三示例性方法500。圖12中示出的方法500中的很多步驟與圖2A、2B、3A和3B中示出的方法相似。
[0067]方法500涉及構造具有饋送通道區602和納米通道區604的納米通道傳感器600，如圖13A-13C中所示。
[0068]圖13A示出了在40X40mm CMOS芯片中實現的集成納米通道傳感器600。圖13B示出了先前在圖13A中突出顯示的集成通道傳感器600的部分。圖13B示出了芯片600的流體端口區601、饋送通道區602和納米通道區604。圖13C示出了在圖13B中突出顯示的集成通道傳感器600的部分。流體一般從一個流體端口 601流入、經過饋送通道區602、經過納米通道區604。流體可以經過反向路徑、經過第二納米通道區604、經過第二饋送通道區602流出，以及經過第二流體端口 601流出。饋送通道區也可以包括支撐網(supportingmesh)，該支撐網有可能由硅氧化物構造。所述網可以在流體流動過程中為所述饋送通道區提供結構支撐。饋送通道可以具有比納米通道大得多的橫截面面積。這可以通過在饋送通道區602中使用另外的厚犧牲層實現。為了允許納米通道傳感器與CMOS布線(后端線程；BE0L)層集成，犧牲線可以由非晶硅或能夠在約400°C或更低的溫度下沉積并且能夠被二氟化氙蝕刻的其它材料形成。在這種情況下，所述襯底將包含CMOS電路并且可以包含BEOL布線層中的一個或多個。
[0069]方法500以厚犧牲線形成步驟502開始，如圖14A-14C所示。在厚犧牲線形成步驟502，在饋送通道區襯底608以及端口區襯底607上形成一個或多個厚犧牲線606。襯底607,608和610可以包含位于所述表面上的絕緣層605。
[0070]所述厚犧牲線606可以由犧牲線材料的薄膜形成。此外，可以使用反應離子蝕刻(RIE)、常規光刻、電子束技術或者側壁轉移工藝對厚犧牲線606進行構圖。
[0071]在厚犧牲線形成步驟502之后，方法500前進到電介質層形成步驟504，如圖15A-15C所示。在電介質層形成步驟504，在端口區襯底607、饋送通道區襯底608以及納米通道區襯底610上形成電介質層612。電介質層也形成在厚犧牲線606之上。然后可以使用化學機械拋光(CMP)來平面化第一電介質層并且暴露厚犧牲線606的頂面。本領域技術人員將認識到，可以通過重復步驟502和504而在所述第一厚線的頂上形成具有逐漸增加的寬度的另外的厚犧牲線。
[0072]在電介質層形成步驟504之后，方法500前進到薄犧牲線沉積步驟506，如圖16A-16C所示。在薄犧牲線沉積步驟506，在電介質層612之上或厚犧牲線606之上沉積犧牲線614和616的薄層。在納米通道區604中，薄的窄犧牲線616被沉積在第一電介質層612之上。在端口區601和饋送通道區602中，薄的寬犧牲線614被沉積在電介質層612和厚犧牲線606 二者之上，并且延伸超出厚犧牲線606的邊緣。
[0073]薄犧牲線614和616可以具有比厚犧牲線606薄的橫截面。薄的寬犧牲線614可以具有比薄的窄犧牲線616寬的橫截面。薄的寬犧牲線614也可以具有比厚的犧牲線606寬的橫截面并且延伸超出它們的邊緣。
[0074]根據本發明的一個實施例，薄的和厚的犧牲線606、614和616可以包含諸如多晶娃、非晶娃、單晶娃、鍺、鶴、鑰、鉭或氮化鉭的犧牲線材料。所述薄的犧牲線614和616可以由犧牲線材料的薄膜形成。此外，可以使用反應離子蝕刻(RIE)、常規光刻、電子束技術或者側壁轉移工藝對薄犧牲線614和616進行構圖。在構圖之后，所述薄犧牲線材料也可以被氧化。
[0075]返回圖12，在薄犧牲線沉積步驟506之后，方法500前進到蓋層形成步驟508，如圖17A-17C所不。在第二電介質層形成步驟508,沉積蓋層618。蓋層618可以覆蓋薄犧牲線614和616以及電介質層612。蓋層618也可以是薄的絕緣體層。可以使用CMP來平面化第二電介質層的表面，有可能未去除足夠的材料來暴露所述薄犧牲線。
[0076]在蓋層形成步驟508之后，方法500前進到開口蝕刻步驟510。在開口蝕刻步驟510，分別在饋送通道區602和端口區601中穿過蓋層618形成多個開口或孔609和620。這些開口 609和620可以通向并且暴露薄的寬犧牲線614，如圖17A和17C所示。
[0077]返回圖12，在開口蝕刻步驟510之后，方法500前進到犧牲線去除步驟512，如圖18A-18C所示。在犧牲線去除步驟512，犧牲線606、614和616被去除，以便形成端口 620、饋送通道622和納米通道624。厚犧牲線和薄的寬犧牲線的去除產生饋送通道622，并且薄的窄犧牲線的去除產生納米通道。犧牲線去除步驟512可以包括通過所述多個開口 620和609將二氟化氙(XeF2)引入到犧牲線606、614和616。可以使用氣相蝕刻工藝引入XeF2。犧牲線去除步驟512可以涉及除了犧牲線606、614和616之外的部件的少量蝕刻或未蝕刻。
[0078]返回圖12，在犧牲線去除步驟512之后，方法500前進到夾斷步驟514，如圖19A-19C所示。在夾斷步驟514，在蓋層618上沉積夾斷層626。夾斷層626可以密封或“夾斷”饋送通道區602之上的開口 609，但是不夾斷通向犧牲線606、614和616的端口區601之上的相對較大的開口 620。夾斷層626可以是薄的非保形絕緣體層。
[0079]已經為了示例的目的給出了本發明的各種實施例的描述，但是所述描述并不旨在窮舉或者限于所公開的實施例。在不脫離所描述的實施例的范圍和精神的情況下，對于本領域普通技術人員而言，很多修改和變型是顯而易見的。本申請中使用的術語被選擇為最佳地解釋實施例的原理、實踐應用或相比于市場上發現的技術的技術改進，或者使得本領域普通技術人員能夠理解本申請中公開的實施例。
【權利要求】
1.一種納米通道傳感器，包括: 襯底； 在所述襯底之上的電介質層； 在所述電介質層中的納米通道； 在所述電介質層中的饋送通道，所述饋送通道包括底部和頂部，其中所述頂部具有與所述底部相比較大的橫截面寬度；以及 位于所述納米通道的相反側上的電極對。
2.根據權利要求1所述的納米通道傳感器，其中，所述電介質層包含二氧化硅。
3.根據權利要求1所述的納米通道傳感器，還包括:在所述電介質層之上的蓋層，并且其中所述蓋層界定通向所述納米通道和所述饋送通道中的至少一者中的一個的多個開口。
4.根據權利要求3所述的納米通道傳感器，還包括:所述納米通道與所述電極之間的保形層，其中所述保形層具有高介電常數。
5.根據權利要求4所述的納米通道傳感器，其中，所述納米通道傳感器與互補金屬氧化物導體(CMOS)芯片集成。
6.根據權利要求5所述的納米通道傳感器，其中，所述保形層包含鋁氧化物和鉿氧化物中的至少一種。
7.一種納米通道傳感器，包括: 襯底； 在所述襯底之上的電介質層； 在所述電介質層中的饋送通道； 在所述電介質層中的納米通道； 在所述電介質層、所述饋送通道和所述納米通道之上的蓋層，所述蓋層界定通向所述納米通道和所述饋送通道中的至少一者中的一個的多個開口。
8.根據權利要求7所述的納米通道傳感器，其中，所述饋送通道包括底部和頂部，并且所述頂部具有與所述底部相比較大的橫截面寬度。
9.根據權利要求8所述的納米通道傳感器，其中，所述饋送通道的所述頂部具有與所述饋送通道的所述底部相比較小的橫截面高度。
10.根據權利要求7所述的納米通道傳感器，其中，所述納米通道傳感器與互補金屬氧化物導體(CMOS)芯片集成。
11.根據權利要求10所述的納米通道傳感器，其中，所述納米通道傳感器與所述后端線程(BEOL)布線層集成。
12.一種將電極與納米通道傳感器對準的方法，該方法包括: 在絕緣層上形成犧牲線； 在所述襯底上以及所述犧牲線周圍形成電介質層； 在所述犧牲線的相反側上在所述電介質層中蝕刻出至少一對電極溝槽； 通過用電極材料填充所述電極溝槽，形成至少一對電極；以及 去除所述犧牲線以在所述至少一對電極之間形成納米通道。
13.根據權利要求12所述的方法，其中，在所述電介質層中蝕刻出至少一對電極溝槽還包括:以比蝕刻所述第一犧牲線快的蝕刻速率蝕刻所述電介質層。
14.根據權利要求13所述的方法，還包括:沉積蓋層，所述蓋層覆蓋所述犧牲線和所述電極。
15.根據權利要求14所述的方法，還包括:形成穿過所述蓋層通向所述犧牲線的多個開口。
16.根據權利要求15所述的方法，其中，所述犧牲線包含非晶硅、多晶硅、鍺、鎢、鑰、鉭和氮化鉭中的至少一種。
17.根據權利要求16所述的方法，其中，去除所述犧牲線以形成納米通道包括:通過所述多個開口向所述犧牲線引入二氟化氙。
18.根據權利要求17所述的方法，還包括:在所述犧牲線與所述電極溝槽之間沉積保形層。
19.根據權利要求18所述的方法，其中，形成穿過所述蓋層的多個開口包括:在所述保形層中形成所述多個開口。
20.根據權利要求13所述的方法，其中，所述電介質層包含二氧化硅。
【文檔編號】G01N27/00GK104237313SQ201410271060
【公開日】2014年12月24日 申請日期:2014年6月17日 優先權日:2013年6月18日
【發明者】白凈衛, E·G·科爾根, C·V·亞恩斯, S·波隆斯基 申請人:國際商業機器公司