采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法
【專利摘要】本發明公開了采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，涉及集成電路制造工藝領域。該方法為：建立測試結構；將所述測試結構放置于電子束檢測儀的監控產品測試位置，在所述測試結構的表面沉積掩模層，根據前段工藝進行流片；采用刻蝕工藝對所述測試結構進行刻蝕；對刻蝕后的所述測試結構進行離子擊穿；采用所述電子束檢測儀對刻蝕后的所述測試結構進行檢測，判斷所述測試結構的底部的多晶硅是否與有源區互聯，若是則存在多晶硅底部刻蝕不足缺陷，若否則所述測試結構不存在刻蝕不足缺陷。采用該方法能夠及時發現在線缺陷，為研發階段良率提升提供數據參考，縮短研發周期；為產品提供監控手段，縮短影響區間，為產品良率提供保障。
【專利說明】采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法
【技術領域】
[0001 ] 本發明涉及集成電路制造工藝領域，尤其涉及多晶硅刻蝕缺陷的檢測。
【背景技術】
[0002]隨著集成電路工藝的發展以及關鍵尺寸按比例縮小，能夠在線及時檢測到極限尺寸的缺陷對良率提升至關重要，為此半導體制造采用多種檢測方法，例如:暗場掃描、亮場掃描和電子束(E-beam)掃描等。然而并非所有缺陷均能被檢測到，例如處于極限尺寸的多晶硅柵極刻蝕殘留缺陷A就不容易被檢測出來，如圖1a和圖1b所示。
[0003]其原因在于，該類缺陷的尺寸與厚度超出了光學檢測的能力范圍，且沒有電壓襯度的差異，其與背景的二次電子信號差異非常弱，很難被電子束檢測儀檢測到。但對于產品的良率而言，此種缺陷為絕對的殺手缺陷之一。目前針對此種缺陷，通常需要在工藝結束后的電性測試才能有所反應，但這大大增加了在線分析的難度。如圖1a為工藝結束后的電性測試失效的分布圖，圖1b為造成電性失效的典型的多晶硅刻蝕殘留缺陷圖。
[0004]中國專利(CN103346076A)公開了改善柵氧有源區缺陷的方法，該在襯底上生長柵氧化層；在柵氧化層上淀積多晶硅層；進行N型多晶硅柵預摻雜；在多晶硅層上形成包括PEOX層和03TE0S層的疊層的多晶娃柵掩模層；在多晶娃柵掩模層上形成抗反射層；在抗反射層上形成光刻膠，并利用光刻膠刻蝕多晶硅層以形成多晶硅柵。
[0005]該專利供了一種能夠在多晶硅柵結構的制作過程中防止有源區產生缺陷的改善柵氧有源區缺陷的方法。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。
[0006]中國專利(CN102420116B)公開了消除柵極凹形缺陷的方法，其中，在基底上自下而上依次生成第一氧化層、多晶硅層、第二氧化層、氮化硅層、無定形碳層；刻蝕氮化硅層及無定形碳層形成由氮化硅及無定形碳構成的掩膜，以掩膜作為硬掩模對多晶硅層、第二氧化層進行刻蝕，形成柵極及位于柵極之上的部分第二氧化層；之后在柵極的兩側生長側壁氧化層；清除基底表面的第一氧化層并僅保留位于柵極下方的柵氧化物層；在基底上生長一層娃層；去除氮化娃層。
[0007]該專利解決了現有技術中半導體器件中存在凹形缺陷導致器件性能下降的問題，通過在多晶硅層以及多晶硅下的基底增加保護層實現避免柵極凹形缺陷。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。
【發明內容】
[0008]本發明為解決目前處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題，從而提供采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法的技術方案。
[0009]發明所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，包括下述步驟:
[0010]步驟1.建立測試結構；
[0011]步驟2.將所述測試結構放置于電子束檢測儀的監控產品測試位置，在所述測試結構的表面沉積掩模層，根據前段工藝進行流片；
[0012]步驟3.采用刻蝕工藝對所述測試結構進行刻蝕；
[0013]步驟4.對刻蝕后的所述測試結構進行離子擊穿；
[0014]步驟5.采用所述電子束檢測儀對刻蝕后的所述測試結構進行檢測，判斷所述測試結構的底部的多晶硅是否與有源區互聯，若是則存在多晶硅底部刻蝕不足缺陷，若否則所述測試結構不存在刻蝕不足缺陷。
[0015]優選的，步驟I所述測試結構包括:有源區、多晶硅和柵氧化層，所述有源區上等間距的設有多條所述柵氧化層，每條所述柵氧化層上設有多晶硅，所述多晶硅寬度與柵氧化層的寬度相同。
[0016]優選的，所述多晶硅線間距離與監控產品的多晶硅的線間距離相同，所述有源區結構與所述監控產品的有源區結構相同，所述柵氧化層的結構與所述監控產品的柵氧化層結構相同。
[0017]優選的，步驟2所述測試位置為切割道的位置。
[0018]優選的，步驟2所述掩模層沉積于所述電容測試結構的所述有源區、所述多晶硅和所述柵氧化層表面。
[0019]優選的，步驟4所述離子擊穿采用的離子雜質為N型。
[0020]優選的，所述離子雜質的劑量大于或等于后續正常流程中N型超淺結和N型源漏區離子注入的劑量總和，離子注入的深度與后續N型源流區離子注入的深度相等。
[0021]本發明的有益效果:
[0022]本發明通過建立測試結構，采用電子束檢測儀對該結構和待檢測多晶硅柵極進行檢測，由于此類缺陷對特殊結構敏感，電子束檢測儀對材質表面結構的敏感度很高，同時待檢測多晶硅柵極中的多晶硅結構有所差異，連接測試結構的多晶硅在正電勢條件下，將更難以達到表面電勢平衡，從而在掃描條件下會產生與常規多晶硅的影像差異，存在橋連。采用該方法能夠及時發現在線缺陷，為研發階段良率提升提供數據參考，縮短研發周期；為產品提供監控手段，縮短影響區間，為產品良率提供保障。
【專利附圖】
【附圖說明】
[0023]圖1a工藝結束后的電性測試失效分布圖；
[0024]圖1b為造成電性失效的典型的多晶硅刻蝕殘留缺陷圖；
[0025]圖2為本發明所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法流程圖；
[0026]圖3a為測試結構俯視示意圖；
[0027]圖3b圖3a的剖面示意圖；
[0028]圖4a為多晶娃底部刻蝕不足不意圖；
[0029]圖4b為多晶硅底部刻蝕不足缺陷被離子擊穿而與有源區短路的示意圖；
[0030]圖5a為多晶娃底部刻蝕不足缺陷導致的多晶娃與有源區互聯俯視不意圖；
[0031]圖5b為圖5a的剖面示意圖；
[0032]附圖中:1.多晶硅；2.有源區；3.柵氧化層；4.多晶硅與有源區短路；A.刻蝕殘留缺陷B.阱區；C.刻蝕不足；D離子注入；E.多晶硅與有源區互聯。【具體實施方式】
[0033]下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。
[0034]如圖2所示，本發明提供采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，包括下述步驟:
[0035]以55納米邏輯產品建立測試結構為例:
[0036]步驟1.根據待檢測多晶硅I柵極表面材質結構的敏感特性建立測試結構(如圖3a和圖3b所示)；
[0037]步驟2.將所述測試結構放置于電子束檢測儀的監控產品測試位置，在所述測試結構的表面沉積掩模層，根據前段工藝進行流片；
[0038]步驟3.采用刻蝕工藝對測試結構進行刻蝕；
[0039]步驟4.對刻蝕后的所述測試結構進行離子擊穿(如圖4a和圖4b所示)；
[0040]步驟5.采用所述電子束檢測儀對刻蝕后的所述測試結構進行檢測，在離子擊穿步驟后，缺陷將被擊穿，從而多晶硅將通過被擊穿的缺陷與有源區互聯，即多晶硅與有源區互聯E，判斷所述測試結構的底部的多晶硅是否與有源區互聯，若是則存在多晶硅底部刻蝕不足C缺陷，則會改變多晶硅在電子束檢測儀描儀下的影像結果(如圖5a和圖5b所示)；若否則所述測試結構不存在刻蝕不足C缺陷。
[0041]本實施例中采用的電子束檢測儀參數調節關鍵在于調整電子束作用于測試結構表面的時間，其中一種實現方法如下:著陸電壓能量:1000eV，電流:30nA，像素尺寸:60nm。
[0042]本發明的原理為，利用此類缺陷對特殊結構敏感，可以被離子擊穿，以及電子束檢測儀對表面材質結構敏感的特性，建立測試結構,通過電子束檢測儀進行檢查。此類缺陷對特殊結構敏感，即此類缺陷在某種特定位置更容易產生，由于此位置為窄的有源區與多晶硅形成的溝槽的結合處，而且多晶硅溝槽在此位置最小，此種結構由于有源區與隔離層之間的高低差較其他位置更大，從而導致后續的抗反射層的厚度更大，最終更容易產生刻蝕的缺陷。該方法能夠及時有效地檢測在線產品的缺陷問題，減少產品影響。
[0043]在優選的實施例中，如圖3a和圖3b所示，步驟I測試結構包括:有源區2、多晶硅I和柵氧化層3，有源區2上等間距的設有多條柵氧化層3，每條柵氧化層3上設有多晶硅1，多晶硅I寬度與柵氧化層3的寬度相同。
[0044]在優選的實施例中，多晶硅I線間距離與監控產品的多晶硅I的線間距離相同，有源區2結構與監控產品的有源區2結構相同，柵氧化層3的結構與監控產品的柵氧化層3結構相同。
[0045]在優選的實施例中，步驟2測試位置為不影響正常功能的空閑區，如切割道的位置。
[0046]在優選的實施例中，步驟2掩模層沉積于電容測試結構的有源區2、多晶硅1、柵氧化層3和P阱區(圖4a中B)離子注入D區表面。
[0047]在優選的實施例中，步驟4離子擊穿采用的離子雜質為N型或P型。
[0048]在優選的實施例中，離子雜質的劑量大于或等于后續正常流程中N型超淺結和N型源漏區離子注入D的劑量總和，離子注入D的深度與后續N型源流區離子注入D的深度相等。
[0049]以上所述僅為本發明較佳的實施例，并非因此限制本發明的實施方式及保護范圍，對于本領域技術人員而言，應當能夠意識到凡運用本發明說明書及圖示內容所作出的等同替換和顯而易見的變化所得到的方案，均應當包含在本發明的保護范圍內。
【權利要求】
1.采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，包括下述步驟: 步驟1.建立測試結構； 步驟2.將所述測試結構放置于電子束檢測儀的監控產品測試位置，在所述測試結構的表面沉積掩模層，根據前段工藝進行流片； 步驟3.采用刻蝕工藝對所述測試結構進行刻蝕； 步驟4.對刻蝕后的所述測試結構進行離子擊穿； 步驟5.采用所述電子束檢測儀對刻蝕后的所述測試結構進行檢測，判斷所述測試結構的底部的多晶硅是否與有源區互聯，若是則存在多晶硅底部刻蝕不足缺陷，若否則所述測試結構不存在刻蝕不足缺陷。
2.如權利要求1所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，步驟I所述測試結構包括:有源區、多晶硅和柵氧化層，所述有源區上等間距的設有多條所述柵氧化層，每條所述柵氧化層上設有多晶硅，所述多晶硅寬度與柵氧化層的寬度相同。
3.如權利要求2所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，所述多晶硅線間距離與監控產品的多晶硅的線間距離相同，所述有源區結構與所述監控產品的有源區結構相同，所述柵氧化層的結構與所述監控產品的柵氧化層結構相同。
4.如權利要求1所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，步驟2所述測試位置為切割道的位置。
5.如權利要求1所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，步驟2所述掩模層沉積于所述電容測試結構的所述有源區、所述多晶硅和所述柵氧化層表面。
6.如權利要求1所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，步驟4所述離子擊穿采用的離子雜質為N型。
7.如權利要求6所述采用離子擊穿檢測多晶硅底部刻蝕不足缺陷的方法，其特征在于，所述離子雜質的劑量大于或等于后續正常流程中N型超淺結和N型源漏區離子注入的劑量總和，離子注入的深度與后續N型源流區離子注入的深度相等。
【文檔編號】G01N23/00GK103887195SQ201410059958
【公開日】2014年6月25日 申請日期:2014年2月21日 優先權日:2014年2月21日
【發明者】范榮偉, 倪棋梁, 龍吟, 陳宏璘 申請人:上海華力微電子有限公司