針對示波器毛刺捕獲要求的峰值檢測裝置制造方法
【專利摘要】本發明涉及一種示波器檢測裝置，尤其涉及一種針對示波器存儲深度不能滿足毛刺捕獲要求的峰值檢測裝置。本發明的針對示波器毛刺捕獲要求的峰值檢測裝置，包括FPGA內部鎖相環、程序外部鎖相環、控制模塊時鐘、ADC、LVDS接收機、數據存儲模塊時鐘、20M有源晶振，FPGA內部鎖相環分別連接程序外部鎖相環、控制模塊時鐘、20M有源晶振，控制模塊時鐘與程序外部鎖相環連接，程序外部鎖相環連接串接ADC，ADC通過LVDS接收機與數據存儲模塊時鐘連接。本發明的針對示波器毛刺捕獲要求的峰值檢測裝置解決了示波器存儲深度不能滿足毛刺捕獲要求。
【專利說明】針對示波器毛刺捕獲要求的峰值檢測裝置
【技術領域】
[0001]本發明涉及一種示波器檢測裝置，尤其涉及一種針對示波器存儲深度不能滿足毛刺捕獲要求的峰值檢測裝置。
【背景技術】
[0002]隨著數字化技術的發展，信號的還原的真實性越來越受到關注，示波器的實時采樣是將信號波形盡可能詳細完整地顯示出來，若要捕捉窄的毛刺，示波器必須將全部采樣數據都存儲起來用于毛刺的檢測。當示波器處于慢速掃描檔位的時候，其存儲容量遠遠不能滿足毛刺檢測的需要。
【發明內容】
[0003]本發明的技術效果能夠克服上述缺陷，提供一種針對示波器毛刺捕獲要求的峰值檢測裝置，其可以把低時基下采樣間隔的毛刺或脈沖信號捕捉出來。
[0004]為實現上述目的，本發明采用如下技術方案:其包括FPGA內部鎖相環、程序外部鎖相環、控制模塊時鐘、ADC、LVDS接收機、數據存儲模塊時鐘、20M有源晶振，FPGA內部鎖相環分別連接程序外部鎖相環、控制模塊時鐘、20M有源晶振，控制模塊時鐘與程序外部鎖相環連接，程序外部鎖相環連接串接ADC，ADC通過LVDS接收機與數據存儲模塊時鐘連接。
[0005]本發明是峰值檢測在低時基檔時任以固定的高采樣率進行采樣，在兩次采樣間隔中將最大值和最小值儲存下來用于波形的顯示，這樣可以把低時基檔下采樣間隔的毛刺或脈沖信號捕捉出來。峰值檢測時ADC的采樣率為1.6GSa/s，ADC每次采集的四路輸出數據流Da、Db、Dc、Dd以400M/s速度送入FPGA，經LVDS接收機4倍降速成十六路100M/s的數據流。峰值檢測模式下，不同的時基檔比較次數不相同，首先需要根據時基檔位設置比較次數N，因為有16路數據流，每次比較可以從16路數據中得到I對最大最小值，然后再與上一次暫存的最大最小值進行比較，逐次比較完成得到的最大最小值就是時基檔下采樣間隔間的峰峰值。
[0006]本發明的針對示波器毛刺捕獲要求的峰值檢測裝置解決了示波器存儲深度不能滿足毛刺捕獲要求。
【專利附圖】
【附圖說明】
[0007]圖1為本發明的模塊示意圖；
[0008]圖2為兩路AD轉換器并行交替采樣時序圖。
【具體實施方式】
[0009]本發明的針對示波器毛刺捕獲要求的峰值檢測裝置，包括FPGA內部鎖相環、程序外部鎖相環、控制模塊時鐘、ADC、LVDS接收機、數據存儲模塊時鐘、20M有源晶振，FPGA內部鎖相環分別連接程序外部鎖相環、控制模塊時鐘、20M有源晶振，控制模塊時鐘與程序外部鎖相環連接，程序外部鎖相環連接串接ADC，ADC通過LVDS接收機與數據存儲模塊時鐘連接。
[0010]本發明在低時基檔時仍以固定的高采樣率進行采樣，在兩次采樣間隔中將最大值和最小值儲存下來用于波形的顯示，這樣可以把低時基下采樣間隔的毛刺或脈沖信號捕捉出來。
[0011]ADC的四路采樣數據流經LVDS降頻接收后變成16路數據流。開始比較時，首先將16路數據分析成低8路和高8路數據送入第一級比較模塊，分別比較出各自的I對最大最小值送入第二級的四個N次比較模塊鎖存起來，然后再與隨后的N-1次數據進行比較得到N次數據中的2對最大最小值后送入第三級比較模塊，將最大值進行比較得到此次峰值檢測的數據最大值，最小值進行比較得到此次峰值檢測的數據最小值。這樣通過不斷比較和篩選，將得到的峰峰值送到RAM中儲存起來用于波形的顯示。
【權利要求】
1.一種針對示波器毛刺捕獲要求的峰值檢測裝置，其特征在于，包括FPGA內部鎖相環、程序外部鎖相環、控制模塊時鐘、ADC、LVDS接收機、數據存儲模塊時鐘、20M有源晶振，FPGA內部鎖相環分別連接程序外部鎖相環、控制模塊時鐘、20M有源晶振，控制模塊時鐘與程序外部鎖相環連接，程序外部鎖相環連接串接ADC，ADC通過LVDS接收機與數據存儲模塊時鐘連接。
【文檔編號】G01R13/02GK103592487SQ201310533949
【公開日】2014年2月19日 申請日期:2013年10月31日 優先權日:2013年10月31日
【發明者】陸驍璐, 呂華平 申請人:江蘇綠揚電子儀器集團有限公司