一種適用于反熔絲型fpga的通用在線測試系統及測試方法
【專利摘要】本發明公開了一種適用于反熔絲型FPGA的通用在線測試系統及方法，由被測功能模塊和在線測試模塊兩部分組成，二者之間通過可配置位寬的并行總線連接；被測功能模塊為需要進行實時檢測的功能模塊，可以是系統內的任一組成模塊；在線測試模塊為具體實現敏感信號實時檢測、數據采樣與輸出的模塊，包含一個或多個子在線測試模塊；每個子在線測試模塊均由三部分組成，控制模塊、內部信號采樣分析模塊和內部信號結果輸出控制模塊。本發明具有實現方式簡單、資源消耗低、適用范圍廣、可靠性高的優點。
【專利說明】—種適用于反熔絲型FPGA的通用在線測試系統及測試方法
【技術領域】
[0001]本發明涉及通用在線測試方法，實現了對SRAM型FPGA和反熔絲型FPGA在線測試的兼容性，尤其適用于實現反熔絲型FPGA內部信號的板級測試。
【背景技術】
[0002]隨著衛星整體小型化、系統集成化程度的提高，采取FPGA實現的系統邏輯復雜性也在不斷增加，同時也給系統測試帶來了較大難度。目前針對大規模可編程器件的測試方法主要分為三類:通過軟件進行仿真驗證、通過邏輯分析儀和示波器的板間信號測試以及內嵌FPGA廠家提供的測試邏輯分析儀測試。
[0003]軟件仿真適合于設計的前期測試驗證階段，雖具有較高的靈活性，但存在無法完全模擬真實系統反饋、反應實際情況的缺陷。
[0004]利用邏輯分析儀和示波器進行調試是系統測試時最常采用的方法，需要板級留有足夠的測試引腳，而FPGA內部設計復雜，無法將所有內部信號都輸出到測試管腳，同時受到設備掃描寬度的限制，尤其是針對長幀通訊類信號的捕獲存在不足。
[0005]內嵌測試邏輯分析儀是將芯片廠商提供的嵌入式邏輯分析儀內核和自身設計共同編程至FPGA器件，通過FPGA內部RAM資源存儲內部狀態信息，然后通過JTAG 口進行信息上傳，實現對內部信號的采集，適用于大規模SRAM型FPGA器件的調試測試，航天應用中的反熔絲型FPGA產品，受可選用型號和使用方式限制，一般不支持此種功能。
【發明內容】
[0006]本發明的技術解決問題是:彌補了反熔絲型FPGA不支持內嵌邏輯分析功能；解決了反熔絲型FPGA因無法靈活變動內部信號連接關系，在外部監測內部功能模塊運行情況手段單一的現狀，為反熔絲型FPGA提供了一種實現方式簡單、資源消耗低、可靠性高的通用在線測試系統及測試方法。
[0007]本發明的技術解決方案是:一種適用于反熔絲型FPGA的通用在線測試系統，所述測試系統由被測功能模塊和在線測試模塊兩部分組成，二者之間通過可配置位寬的并行總線連接；被測功能模塊為需要進行實時檢測的功能模塊，為系統內的任一組成模塊；在線測試模塊為具體實現敏感信號實時檢測、數據采樣與輸出的模塊，包含一個或多個子在線測試模塊；測試系統各模塊寄存器參數配置通過處理器總線接口實現；測試系統根據各寄存器寫入的參數配置，完成敏感信號測試數據的在線采集，并將測試結果輸出至對外輸出測試點；
[0008]所述每個子在線測試模塊由三部分組成，控制模塊(CM)、內部信號采樣分析模塊(SSAM)和內部信號結果輸出控制模塊(ROM)；
[0009]所述控制模塊(CM)包括模式寄存器和復位寄存器；根據模式寄存器寫入的模式參數，配置內部信號采樣分析模塊的測試方式，可配置為敏感信號測試或針對衛星控制系統常用模塊的功能測試兩種方式；復位寄存器寫入有效參數，可以實現在線測試模塊的狀態初始化；
[0010]所述測試系統通過模式寄存器配置為敏感信號測試方式時，內部信號采樣分析模塊(SSAM)使能內部測試通道寬度寄存器、被測敏感信號使能寄存器、敏感信號觸發模式寄存器和敏感信號觸發類型寄存器； [0011]內部測試通道寬度寄存器根據寫入的參數，配置測試系統中在線測試模塊可檢測的敏感信號位寬；
[0012]被測敏感信號使能寄存器根據寫入的參數，使能測試系統中在線測試模塊與連接的敏感信號；
[0013]敏感信號觸發模式寄存器根據寫入的參數，配置敏感信號的觸發模式；
[0014]敏感信號觸發類型寄存器根據寫入的參數，配置敏感信號的觸發類型；
[0015]所述測試系統通過模式寄存器配置為針對衛星控制系統常用模塊的功能測試方式時，內部信號采樣分析模塊(SSAM)使能有效的功能寄存器為二維敏感器大規模數據接收時序檢測方式選擇寄存器、三維敏感器大規模數據接收時序檢測方式選擇寄存器、敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器和多通道AD/DA數據轉換時序測試方式選擇寄存器；
[0016]通過設置二維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0017]通過設置三維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0018]通過設置敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0019]通過設置多通道AD/DA數據轉換時序測試方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0020]根據寫入各寄存器的參數，實現在線測試模塊敏感信號的數據采集以及與被測功能模塊目標信號之間的關系映射；
[0021]所述內部信號結果輸出控制模塊(ROM)通過輸出信號控制寄存器(0CREG)，根據寫入寄存器的參數，實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射。
[0022]一種適用于反熔絲型FPGA的通用在線測方法，實現步驟如下:
[0023]( I)敏感信號測試方式:
[0024]①通過設置模式寄存器(M0DEREG)，配置在線測試模塊采取敏感信號測試方式；
[0025]②通過設置測試通道寬度寄存器(TCWREG)，配置在線測試模塊可檢測的敏感信號位寬；
[0026]③通過設置敏感信號使能寄存器(SSENREG)，使能測試系統中在線測試模塊與連接的敏感信號 '為‘I’表示當前位連接的敏感信號使能，即需要實時檢測?’為‘0’表示不使倉泛;
[0027]④通過設置敏感信號觸發模式寄存器(SSBMREG)，配置需要實時檢測的敏感信號的觸發模式，可選擇邊沿觸發和電平觸發?’為‘I’表示當前位敏感信號采用邊沿觸發?’為‘0’表示采用電平觸發；
[0028]⑤通過設置敏感信號觸發類型寄存器(SSBTREG)，配置需要實時檢測的敏感信號的觸發類型，如果觸發模式寄存器(SSBMREG)配置為邊沿觸發則觸發類型寄存器(SSBTREG)可配置為上升沿觸發或下降沿觸發，如果觸發模式寄存器(SSBMREG)配置為電平觸發則觸發類型寄存器(SSBTREG)可配置為高電平觸發或低電平觸發；為‘I’表示當前位敏感信號采用邊沿觸發中的上升沿觸發或者電平觸發中的高電平觸發 '為‘0’表示當前位敏感信號采用邊沿觸發中的下降沿觸發或者電平觸發中的低電平觸發；
[0029]⑥通過輸出信號控制寄存器(OCREG)實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射；為‘I’表示當前位敏感信號外部輸出使能；為‘0’表示當前位敏感信號無需輸出至外部；
[0030]⑦通過設置復位寄存(RSTREG)器寫入有效參數，實現在線測試模塊的狀態初始化；
[0031](2)針對衛星控制系統常用模塊的功能測試方式:
[0032]①通過設置模式寄存器(M0DEREG)，配置在線測試模塊采取針對衛星控制系統常用模塊的功能測試方式；
[0033]②通過設置二維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0034]③通過設置三維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0035]④通過設置敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0036]⑤通過設置多通道AD/DA數據轉換時序測試方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式；
[0037]⑥通過輸出信號控制寄存器(OCREG)實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射；為‘I’表示當前位敏感信號外部輸出使能；為‘0’表示當前位敏感信號無需輸出至外部；
[0038]⑦通過設置復位寄存(RSTREG)器寫入有效參數，實現在線測試模塊的狀態初始化。
[0039]本發明與現有FPGA測試技術相比有益效果為:
[0040](I)實現了對反熔絲型FPGA內部信號的監測，有效地彌補了反熔絲型FPGA在線調試/測試手段不足的問題；
[0041](2)解決了內嵌器件廠商提供的邏輯分析儀核調試/測試時，需要FPGA內部資源消耗大量RAM塊問題，本發明不占用RAM塊資源，以A54SX72反熔絲型FPGA為例(資源約72000門)，僅占用不到芯片2%的資源；
[0042](3)避免了內嵌邏輯分析儀核調試/測試時，對高頻采樣時鐘的依賴，不會造成敏感信號采樣值的相位誤差；
[0043](4)緩解了板級布線空間不足造成測試不充分等問題，外部僅需提供少量的板間測試點，即可實現對設定工作模式下內部敏感信號的板級或系統級實時監測；
[0044](5)提供了可配置的測試輸出接口，通過外部設置目標輸出測試信號和觸發標志等;
[0045](6)提供了兩種可選擇的工作模式，支持敏感器圖像通訊協議故障分析和定位，可以按照需求配置合適的檢測狀態，有效地彌補了敏感器大規模圖像數據連續傳輸時，調試/測試手段不足的問題；
[0046](7)進行了可靠性設計，提供外部配置和復位手段；
[0047](8)具有較強的設計兼容性，可以在SRAM型FPGA、反熔絲型FPGA及ASIC中使用，不依賴于特定芯片結構或者器件廠商IP庫的實現特性。
【專利附圖】
【附圖說明】
[0048]圖1為本發明組成框圖。
【具體實施方式】
[0049]以FPGA各功能模塊為測試對象，通過提供可擴展的通信協議和接口連接方式、可配置的監測條件和測試通道，實現對反熔絲型FPGA內部信號的板級測試。
[0050]本發明使用VHDL語言實現的在線測試功能包括了兩個子在線測試模塊；每個子在線測試模塊均由三部分組成，包括控制模塊(CM)、內部信號采樣分析模塊(SSAM)和內部信號結果輸出控制模塊(ROM)組成，結構設計如圖1所示。
[0051]本發明通過模式寄存器(MODEREG)設置子在線測試模塊的測試方式；通過被測敏感信號使能寄存器(SSENREG)和內部測試通道寬度寄存器(TCWREG)實現內部被測功能模塊(TFM)與內部信號采樣和分析模塊(SSAM)之間的數據交互與信號連接；通過設置輸出信號控制寄存器(OCREG)實現敏感信號與外部板級測試點之間的輸出映射關系。
[0052]本發明提供了兩種在線測試方式，一種是敏感信號測試方式，支持單獨信號的信號沿(上升沿/下降沿)觸發和多個信號的邏輯電平觸發；另一種是針對衛星控制系統常用模塊的功能測試方式，可實時檢測的功能模塊包括二維敏感器大規模數據接收功能、三維敏感器大規模數據接收功能、敏感器大規模數據發送功能、多通道AD/DA采集功能和異步串口功能檢測。兩種測試方式可通過模式寄存器(MODEREG)實現設置。
[0053]衛星控制系統常用功能模塊的測試方式，實現對敏感器圖像數據時序協議的檢測，捕獲敏感器圖像數據發生錯位、錯行、幀數據不全或誤啟動等的故障時刻；實現對多通道AD/DA采集功能，抓取任一通道轉換數據采樣點時刻；實現采集異步串口功能發生接收FIFO溢出、幀格式錯誤、奇偶檢驗錯誤等故障時刻，并通過內部信號結果輸出控制模塊(ROM)將使能的敏感信號和標志信號輸出至外部板級測試點。
[0054]所述在線測試模塊電路根據所述寄存器的設置要求，開始各功能模塊內部信號的采樣、分析、抓取及輸出。
[0055]兩個子在線測試模塊可以同時對一個功能模塊實現在線測試，也可以分別對不同功能模塊實現在線測試。每個子在線測試模塊都由獨立的控制模塊(CM)、內部信號采樣分析模塊(SSAM)和內部信號結果輸出控制模塊(ROM)組成，具有獨立的寄存器資源。
[0056]通過模式寄存器(MODEREG)設置在線測試模塊的測試方式，如為敏感信號測試方式，則敏感信號使能寄存器(SSENREG)、測試通道寬度寄存器(TCWREG)、敏感信號觸發模式寄存器(SSBMREG)、敏感信號觸發類型寄存器(SSBTREG)、輸出信號控制寄存器(OCREG)和復位寄存器(RSTREG)有效，實現的具體步驟如下:
[0057](I)通過設置模式寄存器(M0DEREG)，配置在線測試模塊采取敏感信號測試方式；
[0058]模式寄存器(MODEREG)定義:
[0059]
【權利要求】
1.一種適用于反熔絲型FPGA的通用在線測試系統，其特征在于:所述測試系統由被測功能模塊和在線測試模塊兩部分組成，二者之間通過可配置位寬的并行總線連接；被測功能模塊是需要進行實時檢測的功能模塊，為系統內的任一組成模塊；在線測試模塊為具體實現敏感信號實時檢測、數據采樣與輸出的模塊，包含一個或多個子在線測試模塊；測試系統各模塊寄存器參數配置通過處理器總線接口實現；測試系統根據各寄存器寫入的參數配置，完成敏感信號測試數據的在線采集，并將測試結果輸出至對外輸出測試點； 所述每個子在線測試模塊由三部分組成，控制模塊(CM)、內部信號采樣分析模塊(SSAM)和內部信號結果輸出控制模塊(ROM)； 所述控制模塊(CM)包括模式寄存器和復位寄存器；根據模式寄存器寫入的模式參數，配置內部信號采樣分析模塊的測試方式，可配置為敏感信號測試或針對衛星控制系統常用模塊的功能測試兩種方式；復位寄存器寫入有效參數，可以實現在線測試模塊的狀態初始化； 所述測試系統通過模式寄存器配置為敏感信號測試方式時，內部信號采樣分析模塊(SSAM)使能內部測試通道寬度寄存器、被測敏感信號使能寄存器、敏感信號觸發模式寄存器和敏感信號觸發類型寄存器； 內部測試通道寬度寄存器根據寫入的參數，配置測試系統中在線測試模塊可檢測的敏感信號位寬； 被測敏感信號使能寄存器根據寫入的參數，使能測試系統中與在線測試模塊連接的敏感信號； 敏感信號觸發模式寄存器根據寫入的參數，配置敏感信號的觸發模式； 敏感信號觸發類型寄存器根據寫 入的參數，配置敏感信號的觸發類型； 所述測試系統通過模式寄存器配置為針對衛星控制系統常用模塊的功能測試方式時，內部信號采樣分析模塊(SSAM)使能有效的功能寄存器為二維敏感器大規模數據接收時序檢測方式選擇寄存器、三維敏感器大規模數據接收時序檢測方式選擇寄存器、敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器和多通道AD/DA數據轉換時序測試方式選擇寄存器； 通過設置二維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； 通過設置三維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； 通過設置敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； 通過設置多通道AD/DA數據轉換時序測試方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； 根據寫入各寄存器的參數，實現在線測試模塊敏感信號的數據采集以及與被測功能模塊目標信號之間的關系映射； 所述內部信號結果輸出控制模塊(ROM)通過輸出信號控制寄存器(0CREG)，根據寫入寄存器的參數，實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射。
2.一種適用于反熔絲型FPGA的通用在線測方法，其特征在于實現步驟如下:(1)敏感信號測試方式: ①通過設置模式寄存器(MODEREG)，配置在線測試模塊采取敏感信號測試方式； ②通過設置測試通道寬度寄存器(TCWREG)，配置在線測試模塊可檢測的敏感信號位寬； ③通過設置敏感信號使能寄存器(SSENREG)，使能測試系統中與在線測試模塊連接的敏感信號 '為‘I’表示當前位連接的敏感信號使能，即需要實時檢測?’為‘0’表示不使能； ④通過設置敏感信號觸發模式寄存器(SSBMREG)，配置需要實時檢測的敏感信號的觸發模式，可選擇邊沿觸發和電平觸發 '為‘I’表示當前位敏感信號采用邊沿觸發 '為‘0’表示采用電平觸發； ⑤通過設置敏感信號觸發類型寄存器(SSBTREG)，配置需要實時檢測的敏感信號的觸發類型，如果觸發模式寄存器(SSBMREG)配置為邊沿觸發則觸發類型寄存器(SSBTREG)可配置為上升沿觸發或下降沿觸發，如果觸發模式寄存器(SSBMREG)配置為電平觸發則觸發類型寄存器(SSBTREG)可配置為高電平觸發或低電平觸發；為‘I’表示當前位敏感信號采用邊沿觸發中的上升沿觸發或者電平觸發中的高電平觸發；為‘0’表示當前位敏感信號采用邊沿觸發中的下降沿觸發或者電平觸發中的低電平觸發； ⑥通過輸出信號控制寄存器(OCREG)實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射；為‘I’表示當前位敏感信號外部輸出使能?’為‘0’表示當前位敏感信號無需輸出至外部； ⑦通過設置復位寄存(RSTREG)器寫入有效參數，實現在線測試模塊的狀態初始化； (2)針對衛星控制系統常用.模塊的功能測試方式: ①通過設置模式寄存器(M0DEREG)，配置在線測試模塊采取針對衛星控制系統常用模塊的功能測試方式； ②通過設置二維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； ③通過設置三維敏感器大規模數據接收時序檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； ④通過設置敏感器大規模數據發送時序和異步串口協議檢測方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； ⑤通過設置多通道AD/DA數據轉換時序測試方式選擇寄存器，根據寫入的參數，配置敏感信號和觸發模式； ⑥通過輸出信號控制寄存器(OCREG)實現在線測試模塊的敏感信號與外部板級測試點之間輸出關系的映射；為‘I’表示當前位敏感信號外部輸出使能；為‘0’表示當前位敏感信號無需輸出至外部； ⑦通過設置復位寄存(RSTREG)器寫入有效參數，實現在線測試模塊的狀態初始化。
【文檔編號】G01R31/3177GK103472387SQ201310396314
【公開日】2013年12月25日 申請日期:2013年9月4日 優先權日:2013年9月4日
【發明者】施蕾, 孫強, 葉有時, 趙云富, 熊軍, 田宇斌, 胡洪凱, 劉淑芬, 劉波, 楊樺, 張洪華 申請人:北京控制工程研究所