晶體管重疊電容的測試結構及其測試方法

晶體管重疊電容的測試結構及其測試方法
【專利摘要】一種晶體管重疊電容的測試結構及其測試方法，所述晶體管重疊電容的測試方法包括：提供第一測試結構，所述第一測試結構包括在第一半導體襯底上形成的第一晶體管和第一連接結構，第一晶體管的第一源區和第一漏區內具有位于第一柵極的下方的第一重疊區，所述第一連接結構位于第一源區和第一漏區表面；測試獲取第一柵極和第一連接結構之間的第一電容；提供第二測試結構，所述第二測試結構包括在第二半導體襯底上形成的第二晶體管和第二連接結構，所述第二晶體管的第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域，所述第二連接結構位于第二源區和第二漏區表面；測試第二柵極和第二連接結構之間的第二電容；計算得到第一晶體管的重疊電容。
【專利說明】晶體管重疊電容的測試結構及其測試方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，特別涉及一種晶體管重疊電容的測試結構及其測試方法。
【背景技術】
[0002]現有的集成電路以及半導體制造領域內，晶體管是構成半導體器件的一種基本元件之一，因此被廣泛應用。隨著集成電路的集成化，以及半導體器件的微型化，晶體管的性能對于集成電路的影響越發顯著。在影響晶體管性能的因素中，晶體管的重疊電容會對由晶體管形成的半導體器件的工作效率產生影響。
[0003]請參考圖1，是現有技術的晶體管的剖面結構示意圖，包括:半導體襯底10 ;位于半導體襯底10表面的柵極結構11，所述柵極結構11包括:位于半導體襯底10表面的柵介質層12、位于所述柵介質層12表面的柵電極層13、以及位于所述柵電極層12兩側的側墻14 ;位于所述柵極結構11兩側的半導體襯底內的源區15a和漏區15b，所述源區15a或漏區15b包括:輕摻雜區16和重摻雜區17。
[0004]其中，所述輕摻雜區16位于柵極結構11下方，使得所述柵電極層13與輕摻區16之間形成重疊電容。所述重疊電容會影響晶體管的工作頻率和工作速度，導致由所述晶體管所形成的半導體器件的工作效率下降。因此需要對所述重疊電容進行測量，從而盡量降低所述重疊電容的大 小。
[0005]然而，現有技術對于所述晶體管重疊電容的測試方法復雜，并且很難準確獲取所述重疊電容的數值。
[0006]更多關于晶體管重疊電容的測試方法的相關技術，請參考專利號為US7656183的美國專利文件。

【發明內容】

[0007]本發明解決的問題是提供一種晶體管重疊電容的測試結構及其測試方法，能夠準確地獲取晶體管中源區或漏區與柵電極層之間的重疊電容。
[0008]為解決上述問題，本發明的技術方案提出了一種晶體管重疊電容的測試方法，包括:提供第一測試結構，所述第一測試結構包括在第一半導體襯底上形成的第一晶體管和第一連接結構，所述第一晶體管包括位于第一半導體襯底上的第一柵極結構，所述第一柵極結構包括第一柵介質層、位于所述第一柵介質層表面的第一柵極、所述第一晶體管還包括位于所述第一柵極兩側的第一半導體襯底內的第一源區和第一漏區，所述第一源區和第一漏區內具有位于第一柵極結構下方的第一重疊區，所述第一連接結構位于第一源區和第一漏區表面；測試獲取第一柵極和第一連接結構之間的第一電容；提供第二測試結構，所述第二測試結構包括在第二半導體襯底上形成的第二晶體管和第二連接結構，所述第二晶體管包括位于第二半導體襯底上的第二柵極結構，所述第二柵極結構包括第二柵介質層、位于所述第二柵介質層表面的第二柵極、所述第二晶體管還包括位于所述第二柵極兩側的第二半導體襯底內的第二源區和第二漏區，并且所述第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域，所述第二連接結構位于第二源區和第二漏區表面；測試獲取第二柵極和第二連接結構之間的第二電容；根據所述第一電容和第二電容，計算得到第一晶體
管的重疊電容。
[0009]可選的，所述第一源區和第一漏區包括第一重摻雜區和第一輕摻雜區，所述第一重疊區為第一輕摻雜區。
[0010]可選的，所述第二源區和第二漏區為第二重摻雜區。
[0011]可選的，所述第一柵介質層和第二柵介質層的形成工藝、材料和尺寸相同；第一柵極和第二柵極的形成工藝、材料和尺寸相同；第一重摻雜區和第二源區、第二漏區的形成工藝、材料和尺寸相同；第一連接結構和第二連接結構的形成工藝、材料和尺寸均相同。
[0012]可選的，所述第一晶體管的第一柵極結構還包括位于第一柵介質層和第一柵極兩側表面的第一側墻，所述第二晶體管的第二柵極結構還包括位于第二柵介質層和第二柵極兩側表面的第二側墻，且所述第一側墻和第二側墻的形成工藝、材料和尺寸均相同。
[0013]可選的，在所述第一連接結構和第一源區、第一漏區之間具有第一硅化物層，在所述第二連接結構和第二源區、第二漏區之間具有第二硅化物層，所述第一硅化物層和第二硅化物層的形成工藝、材料和尺寸均相同。
[0014]可選的，所述第一半導體襯底、第一晶體管和第一連接結構之間具有第一介質層；所述第二半導體襯底、第二晶體管和第二連接結構之間具有第二介質層；所述第一介質層和第二介質層的形成工藝、材料和厚度均相同。
[0015] 可選的，所述第一測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的條狀第一晶體管，所述第二測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的條狀第二晶體管，所述第一連接結構為長條狀并且與第一柵極結構平行，所述第二連接結構為長條狀并且與第二柵極結構平行，將第一測試結構的所有第一連結結構之間電連接，將所有第一柵極之間電連接；將第二測試結構的所有第二連接結構之間電連接，將所有第二柵極之間電連接。
[0016]可選的，所述第一晶體管和第二晶體管的數量相同，所述第一連接結構和第二連接結構的數量相同。
[0017]為解決上述問題，本發明還提出了一種晶體管重疊電容的測試結構，其特征在于，包括:第一測試結構，所述第一測試結構包括在第一半導體襯底上形成的第一晶體管和第一連接結構，所述第一晶體管包括位于第一半導體襯底上的第一柵極結構，所述第一柵極結構包括第一柵介質層、位于所述第一柵介質層表面的第一柵極、所述第一晶體管還包括位于所述第一柵極兩側的第一半導體襯底內的第一源區和第一漏區，所述第一源區和第一漏區內具有位于第一柵極的下方的第一重疊區，所述第一連接結構位于第一源區和第一漏區表面；第二測試結構，所述第二測試結構包括在第二半導體襯底上形成的第二晶體管和第二連接結構，所述第二晶體管包括位于第二半導體襯底上的第二柵極結構，所述第二柵極結構包括第二柵介質層和位于所述第二柵介質層表面的第二柵極、所述第二晶體管還包括位于所述第二柵極兩側的第二半導體襯底內的第二源區和第二漏區，并且所述第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域，所述第二連接結構位于第二源區和第二漏區表面；第一測試端，所述第一測試端與第一柵極相連；第二測試端，所述第二測試端與第一連接結構相連；第三測試端，所述第三測試端與第二柵電極相連；第四測試端，所述第四測試端與第二連接結構相連。
[0018]可選的，所述第一源區和第一漏區包括第一重摻雜區和第一輕摻雜區，所述第一重疊區為部分第一輕摻雜區。
[0019]可選的，所述第二源區和第二漏區為第二重摻雜區。
[0020]可選的，所述第一柵介質層和第二柵介質層的形成工藝、材料和尺寸相同，第一柵極和第二柵極的形成工藝、材料和尺寸相同、第一源區、第一漏區和第二源區、第二漏區的形成工藝、材料和尺寸相同、第一連接結構和第二連接結構的形成工藝、材料和尺寸均相同。
[0021]可選的，所述第一晶體管的第一柵極結構還包括位于第一柵介質層和第一柵極兩側表面的第一側墻，所述第二晶體管的第二柵極結構還包括位于第二柵介質層和第二柵極兩側表面的第二側墻，且所述第一側墻和第二側墻的形成工藝、材料和尺寸均相同。
[0022]可 選的，所述第一半導體襯底、第一晶體管和第一連接結構之間具有第一介質層；所述第二半導體襯底、第二晶體管和第二連接結構之間具有第二介質層；所述第一介質層和第二介質層的形成工藝、材料和厚度均相同。
[0023]可選的，所述第一測試結構具有形成在第一半導體襯底上的兩個或兩個以上的并列排布的條狀第一晶體管，所述第二測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的條狀第二晶體管，所述第一連接結構為長條狀并且與第一柵極結構平行，所述第二連接結構為長條狀并且與第二柵極結構平行。
[0024]可選的，所述第一晶體管和第二晶體管的數量相同，所述第一連接結構和第二連接結構的數量相同。
[0025]可選的，所述第一柵介質層的材料為氧化硅、氮氧化硅或高K介質材料，第二柵介質層的材料為氧化硅、氮氧化硅或高K介質材料。
[0026]與現有技術相比，本發明具有以下優點:
[0027]本發明的技術方案中第一測試結構包括第一晶體管和第一連接結構，第二測試結構包括第二晶體管和第二連接結構，第一晶體管的第一源區和第一漏區內具有位于第一柵極結構下方的第一重疊區，而在第二晶體管的第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域。所以，第一柵極和第一連接結構之間的第一電容包括第一柵極與第一連接結構之間的連接電容、第一柵極與兩側的未被第一柵極覆蓋的部分第一源區和部分第一漏區之間的邊緣電容、以及第一柵極和兩側的第一重疊區之間的重疊電容；測試獲得的第二柵極和第二連接結構之間的第二電容包括第二柵極與第二連接結構之間的連接電容、第二柵極與第二源區和第二漏區之間的邊緣電容。所以，第一電容和第二電容的差值就是晶體管的重疊電容，測試方法步驟簡單，能夠準確簡便地測試出第一晶體管中的重疊電容。
[0028]進一步的，所述第一測試結構和第二測試結構可以包含相同數量的第一晶體管和第二晶體管，將第一測試結構的第一連接結構之間電連接，第一柵極之間電連接，將第二測試結構的第二連接結構之間電連接，第二柵極之間電連接。此時獲得的第一電容為多個第一晶體管的第一柵極與第一連接結構之間的電容并聯形成的，而第二電容則為多個第二晶體管的第二柵極與第二連接結構之間的電容并聯形成的，測試得到的第一電容和第二電容的值較大，可以降低電容測量儀器的測試誤差，并且最后獲得的重疊電容為多個第一晶體管的重疊電容的平均值，可以彌補單個晶體管帶來的個體差異性，從而降低測試結構的系統誤差，提高測試的準確度。
【專利附圖】

【附圖說明】
[0029]圖1是現有技術中晶體管的剖面示意圖；
[0030]圖2至圖5是本發明的第一實施例中晶體管重疊電容的測試結構和測試方法的示意圖。
[0031]圖6至圖7是本發明的第二實施例中晶體管重疊電容的測試結構和測試方法的示意圖。
【具體實施方式】
[0032]如【背景技術】所述，現有技術對晶體管重疊電容的測試方法較為復雜，并且難以準確獲取所述重疊電容的值。
[0033]研究發現，測量晶體管的柵極和源漏表面的連接結構的所獲得的電容包括柵極和源漏表面的連接結構之間的連接電容、柵極和位于柵極兩側的源漏之間的邊緣電容、柵極和位于柵極結構下方的部分源漏區域之間的重疊電容三部分組成。在實際測量過程中，無法直接測量獲取重疊電容。 [0034]在現有的形成具有高K柵介質層和金屬柵電極層的晶體管的工藝過程中，在形成晶體管的柵極結構以及源區和漏區之后，采用自對準工藝形成源區或漏區表面的連接結構，所述連接結構的面積較大，與柵極之間會形成較大的連接電容，進而，在測量所述柵極和連接結構所獲得的電容中，柵極和源漏表面的連接結構之間的連接電容占的比例很大，很難將重疊電容分離,從而單獨測試出重疊電容。
[0035]所以本發明的技術方案提出了一種新的晶體管重疊電容的測試結構及其測試方法，可以獲得較為準確的重疊電容。
[0036]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。所描述的實施例僅僅是本發明的可實施方式的一部分，而不是其全部。在詳述本發明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。根據所述實施例，本領域的普通技術人員在無需創造性勞動的前提下可獲得的所有其它實施方式，都屬于本發明的保護范圍。因此本發明不受下面公開的具體實施的限制。
[0037]第一實施例
[0038]請參考圖2，提供第一測試結構。
[0039]所述第一測試結構包括在第一半導體襯底100上形成的第一晶體管110和第一連接結構120a和第一連接結構120b，所述第一晶體管包括位于第一半導體襯底100上的第一柵極結構，所述第一柵極結構包括第一柵介質層101、位于所述第一柵介質層101表面的第一柵極102、位于所述第一柵介質層101和第一柵極102側壁表面的第一側墻105。
[0040]所述第一測試結構還包括位于所述第一柵極102兩側的第一半導體襯底100內的第一源區103和第一漏區104。所述第一源區103和第一漏區104部分位于第一柵極結構的下方，形成第一重疊區。
[0041]所述第一源區103包括第一重摻雜區103a和第一輕摻雜區103b，第一漏區104包括第一重摻雜區104a和第一輕摻雜區104b。
[0042]具體的，本實施例中形成所述第一源區103和第一漏區104的方法為，在形成第一柵介質層101和第一柵極102之后，以所述第一柵介質層101和第一柵極102為掩膜對所述第一半導體襯底100進行輕摻雜離子注入，形成輕摻雜區；在所述第一柵介質層101和第一柵極102兩側形成第一側墻105，以所述第一側墻105、第一柵介質層101和第一柵極102作為掩膜對所述第一半導體襯底100進行重摻雜離子注入，然后進行退火，激活注入離子，形成第一重摻雜區103a和104a，第一輕摻雜區103b和104b。
[0043]在本發明的其他實施例中，在進行輕摻雜離子注入之后，以所述第一柵極102為掩膜進行暈環離子注入，在輕摻雜區下方形成暈環離子區，以降低源漏區和溝道區域之間的耗盡層的大小。
[0044]由于在退火工藝中，輕摻雜區的摻雜離子會擴散進入第一柵極下方，所以形成的第一輕摻雜區103b和104b位于側墻105以及第一柵極102下方，與第一柵極102之間會
形成重疊電容。
[0045]在本發明的其他實施例中，暈環離子區也會擴散進入第一柵極102下方，所述暈環離子區、第一輕摻雜區與第一柵極102之間形成重疊電容。
[0046]所述第一連接結構120a位于第一源區103表面，所述第一連接結構120b位于第一漏區104表面。所述 第一半導體襯底100表面還具有第一介質層130,所述第一介質層覆蓋所述第一晶體管110。
[0047]在本發明的其他實施例中，所述第一半導體襯底100表面,第一源區103和第一漏區104與第一連接結構120a和120b之間還形成有硅化物層，所述硅化物層可以降低半導體器件的接觸電阻。
[0048]請參考圖3，測試獲取第一柵極102和第一連接結構120a之間的第一電容Q。
[0049]本實施例中，將所述第一柵極102與第一測試端A連接，將第一晶體管110 —側的第一源區103表面的第一連接結構120a與第二測試端B連接。具體的，可以在所述第一介質層130表面形成互連結構(未示出)，將所述第一柵極102和第一連接結構120a分別與第一測試端A和第二測試端B連接。測試第一測試端A和第二測試端B之間的電容，獲得第一電容C:。
[0050]具體的，所述第一電容仏包括第一柵極102和單側的第一連接結構120a之間的連接電容Cegl、第一柵極102和位于第一柵極102 —側的第一重摻雜區103a之間的邊緣電容Cgdfl、以及第一柵極102和第一輕摻雜區103b之間的重疊電容CgdQ，即C1=Cc^CgdfACgdtlt5所述重疊電容Cgdtl就是本發明需要測試獲取的第一柵極102的單側重疊電容。
[0051]請參考圖4，提供第二測試結構。
[0052]所述第二測試結構包括在第二半導體襯底200上形成的第二晶體管210和第二連接結構220a和220b，所述第二晶體管包括位于第二半導體襯底200上的第二柵極結構，所述第二柵極結構包括第二柵介質層201、位于所述第二柵介質層201表面的第二柵極202、位于所述第二柵介質層201和第二柵極202側壁表面的第二側墻205。
[0053]所述第二測試結構還包括位于所述第二柵極202兩側的第二半導體襯底200內的第二源區203和第二漏區204，并且所述第二柵極202和第二源區203、第二漏區204沒有位于第二柵極結構下方的重疊區域。
[0054]具體的，本實施例中形成所述第二源區203和第二漏區204的方法為，在所述第二柵介質層201和第二柵極202兩側形成第二側墻205之后，以所述第二側墻205、第二柵介質層201和第二柵極202作為掩膜對所述第二半導體襯底200進行重摻雜離子注入，然后進行退火，激活注入離子，形成重摻的第二源區203和第二漏區204。由于第二側墻205增加了第二柵極202和第二源區203、第二漏區204之間的距離，所以，所述第二柵極202和第二源區203、第二漏區204在垂直方向上沒有重疊。
[0055]所述第二連接結構220a位于第二源區203表面，所述第二連接結構220b位于第二漏區204表面。所述第二半導體襯底200表面還具有第二介質層230，所述第二介質層230覆蓋所述第二晶體管210。
[0056]在本發明的其他實施例中，所述第二半導體襯底200表面，第二源區203和第二漏區204與第二連接結構220a、220b之間還形成有硅化物層。
[0057]所述第二柵介質層201和第一柵介質層101 (請參考圖3)的形成工藝、材料和尺寸相同；第二柵極202和第一柵極102 (請參考圖3)的形成工藝、材料和尺寸相同；第二源區203、第二漏區204和第一 重摻雜區103a和104a (請參考圖3)的形成工藝、材料和尺寸相同；第二連接結構220a、220b和第一連接結構120a、120b (請參考圖3)的形成工藝、材料和尺寸均相同；所述第二介質層230與第一介質層130 (請參考圖3)的形成工藝、材料和尺寸均相同；所述第二側墻205和第一側墻105 (請參考圖3)的形成工藝、材料和尺寸均相同。
[0058]請參考圖5，測試獲取第二柵極202和第二連接結構220a之間的第二電容C2。
[0059]本實施例中，將所述第二柵極202與第三測試端C連接，將第二晶體管210 —側的第二源區203表面的第二連接結構220a與第四測試端D連接。具體的，可以在所述第二介質層230表面形成互連結構(未示出)，將所述第二柵極202和第二連接結構220a分別與第三測試端C和第四測試端D連接。測試第三測試端C和第四測試端D之間的電容，獲得第二電容C2。
[0060]具體的，所述第二電容C2包括第二柵極202和一側的第二連接結構220a之間的連接電容Ceg2、第二柵極202和位于第二柵極一側的第二半導體襯底200內的第二源區203之間的邊緣電容Cgdf2。由于所述第二柵極202下方沒有第二源區203和第二漏區204，所以所述第二晶體管210中，不存在重疊電容，所以第二電容(:2=(；82+(:-2。
[0061]由于所述第二測試結構和第一測試結構相比，除了在第二柵極202和第二側墻205下方不具有輕摻雜區之外，其余結構的形成工藝、材料和尺寸都相同，所以第一柵極102和第一連接結構120a之間的連接電容Cegl與第二柵極202和第二連接結構220a之間的連接電容Ceg2相等，即Cegl=Ceg2 ;第一柵極102和第一源區103之間的邊緣電容Cgdfl與第二柵極202和第二源區203之間的邊緣電容Cgdf2相等，即Cgdfl=Cgdf2。所以，Cgdtl=C1-C2，通過分別測試第一測試結構的第一電容C1和第二測試結構的第二電容C2,就可以得到單側重疊電容Cgdtl,步驟簡單，且測試準確度較高。
[0062]本實施例中，分別形成所述第一測試結構和第二測試結構，在本發明的其他實施例中，可以同時形成所述第一測試結構和第二測試結構，只需要在形成第一測試結構的第一晶體管，進行輕摻雜離子注入的步驟中，對第二測試結構區域不進行輕摻雜離子注入即可。同時形成所述第一測試結構和第二測試結構，一方面可以使第二晶體管的第二源區和第二漏區不具備位于第二柵極下方的重疊區域，使第二晶體管沒有重疊電容；另一方面可以確保第一測試結構和第二測試結構的其他部分的形成工藝、材料和尺寸都相同，從而提高重疊電容的測試準確度。
[0063]在本發明的其他實施例中，可以將第一測試結構的第一源區103和第一漏區104表面的第一連接結構120a和120b均與第二測試端B連接，將第一柵極102與第一測試端A連接，測試第一測試端A和第二測試端B之間的電容，由于第一晶體管的第一柵極左右對稱，此時獲得的第一電容為(V=ZC1 ;同樣，將第二測試結構的第二源區203和第二漏區204表面的第二連接結構220a和220b與第四測試端D連接，將第二柵極202與第三測試端C連接，測試第三測試端C和第四測試端D之間的電容，此時獲得的第二電容為C2’=2C2，計算得到的兩側重疊電容Cgdc/=2Cgd(l，為所述第一晶體管110的第一柵極101兩側的重疊電容之和。
[0064]第二實施例
[0065]本發明的其他實施例中，所述第一測試結構和第二測試結構還可以具有多個晶體管。
[0066]請參考圖6，為第二實施例中的第一測試結構的俯視圖。所述第一測試結構包括形成在第一半導體襯底300上的多個并列排布的條狀的第一晶體管310以及與第一晶體管310的第一柵極結構301平行的第一連接結構320，并且所述并列排布的第一晶體管310之間相鄰的第一晶體管的源漏區是共用的，所以所述第一連接結構320同時連接所述共用的源漏區。并且所述第一柵極301下方具有源漏的第一重疊區(圖中未示出)。
[0067]具體的，所述第一測試結構的第一晶體管310的數量為n，其中η大于或等于2。
[0068]將所述η個第一晶體管310的第一柵極結構301均連接到第一測試端Α，將所述第一連接結構320均連接到第二測試端B，測試第一測試端A和第二測試端B之間的電容，獲得的第一電容Cln。由于所述第一連接結構320與η個第一晶體管的第一源區和第一漏區(圖中未示出)均相連，所以所述第一電容Cln = n C/ =2n (Ccgl+Cgdfl+Cgd0)o
[0069]請參考圖7，為第二測試結構的俯視圖。所述第二測試結構包括形成在第二半導體襯400上的多個并列排布的條狀的第二晶體管410以及與第二晶體管410的第二柵極結構401平行的第二連接結構420，并且所述并列排布的第二晶體管410之間相鄰的第二晶體管的源漏是共用的，所以所述第二連接結構420同時連接所述共用的源漏。
[0070]具體的，所述第二測試結構的第二晶體管410的數量為n，其中η大于或等于2，并且所述第二測試結構中的第二晶體管的數量與第一測試結構中第一晶體管的數量相同。[0071 ] 將所述η個第二晶體管410的第二柵極結構401均連接到第三測試端C，將所述第二連接結構420均連接到第四測試端D，測試第三測試端C和第四測試端D之間的電容，獲得的第二電容C2n。由于所述第二連接結構420與η個第二晶體管的第二源區和第二漏區(圖中未示出)均相連，所以所述第二電容C2n = nC2’ =2n (Ceg2+Cgdf2)。
[0072]所以，第一電容與第二電容的差Cln_C2n=2n Cgd0=n Cgd(l’，通過第一晶體管和第二晶體管的數量η和第一電容Cln和第二電容C2n，就可以知道單個第一晶體管中單側重疊電容Cgdo= (Cln-C2n)/2η，或兩側重疊電容 CgdQ’= (Cln-C2n)/n，方法簡單。[0073]采用多個第一晶體管形成的第一測試結構與多個第二晶體管形成的第二測試結構來測試第一電容和第二電容，與測試單個第一晶體管和單個第二晶體管相比，測試得到的第一電容和第二電容的值較大，可以降低電容測量儀器的測試誤差，并且最后獲得的重疊電容為多個第一晶體管的重疊電容的平均值，可以彌補單個晶體管帶來的個體差異性，從而降低測試結構的系統誤差，提高測試的準確度。
[0074] 本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
【權利要求】
1.一種晶體管重疊電容的測試方法，其特征在于，包括: 提供第一測試結構，所述第一測試結構包括在第一半導體襯底上形成的第一晶體管和第一連接結構，所述第一晶體管包括位于第一半導體襯底上的的第一柵極結構，所述第一柵極結構包括第一柵介質層和位于所述第一柵介質層表面的第一柵極、所述第一晶體管還包括位于所述第一柵極兩側的第一半導體襯底內的第一源區和第一漏區，所述第一源區和第一漏區內具有位于第一柵極結構下方的第一重疊區，所述第一連接結構位于第一源區和第一漏區表面； 測試獲取第一柵極和第一連接結構之間的第一電容； 提供第二測試結構，所述第二測試結構包括在第二半導體襯底上形成的第二晶體管和第二連接結構，所述第二晶體管包括位于第二半導體襯底上的第二柵極結構，所述第二柵極結構包括第二柵介質層和位于所述第二柵介質層表面的第二柵極，還包括位于所述第二柵極兩側的第二半導體襯底內的第二源區和第二漏區，并且所述第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域，所述第二連接結構位于第二源區和第二漏區表面； 測試獲取第二柵極和第二連接結構之間的第二電容； 計算所述第一電容和第二電容的差值，得到第一晶體管的重疊電容。
2.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第一源區包括第一重摻雜區和第一輕摻雜區，第一漏區包括第一重摻雜區和第一輕摻雜區，所述第一重疊區為第一輕摻雜區。
3.根據權利要求1所 述的晶體管重疊電容的測試方法，其特征在于，所述第二源區和第二漏區為第二重摻雜區。
4.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第一柵介質層和第二柵介質層的形成工藝、材料和尺寸相同；第一柵極和第二柵極的形成工藝、材料和尺寸相同；第一重摻雜區和第二源區、第二漏區的形成工藝、材料和尺寸相同；第一連接結構和第二連接結構的形成工藝、材料和尺寸均相同。
5.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第一晶體管的第一柵極結構還包括第一柵介質層和第一柵極兩側表面的第一側墻，所述第二晶體管的第二柵極結構還包括第二柵介質層和第二柵極兩側表面的第二側墻，且所述第一側墻和第二側墻的形成工藝、材料和尺寸均相同。
6.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，在所述第一連接結構和第一源區、第一漏區之間具有第一硅化物層，在所述第二連接結構和第二源區、第二漏區之間具有第二硅化物層，所述第一硅化物層和第二硅化物層的形成工藝、材料和尺寸均相同。
7.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第一半導體襯底、第一晶體管和第一連接結構之間具有第一介質層；所述第二半導體襯底、第二晶體管和第二連接結構之間具有第二介質層；所述第一介質層和第二介質層的形成工藝、材料和厚度均相同。
8.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第一測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的第一晶體管，所述第二測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的第二晶體管，所述第一連接結構與第一柵極結構平行，所述第二連接結構與第二柵極結構平行；將第一測試結構的所有第一連接結構之間電連接，將所有第一柵極之間電連接；將第二測試結構的所有第二連接結構之間電連接，將所有第二柵極之間電連接。
9.根據權利要求1所述的晶體管重疊電容的測試方法，其特征在于，所述第第一晶體管和第二晶體管的數量相同，所述第一連接結構和第二連接結構的數量相同。
10.一種晶體管重疊電容的測試結構，其特征在于，包括: 第一測試結構，所述第一測試結構包括在第一半導體襯底上形成的第一晶體管和第一連接結構，所述第一晶體管包括位于第一半導體襯底上的第一柵極結構，所述第一柵極結構包括第一柵介質層和位于所述第一柵介質層表面的第一柵極，所述第一晶體管還包括位于所述第一柵極兩側的第一半導體襯底內的第一源區和第一漏區，所述第一源區和第一漏區內具有位于第一柵極的下方的第一重疊區，所述第一連接結構位于第一源區和第一漏區表面； 第二測試結構，所述第二測試結構包括在第二半導體襯底上形成的第二晶體管和第二連接結構，所述第二晶體管包括位于第二半導體襯底上的第二柵極結構，所述第二柵極結構包括第二柵介質層和位于所述第二柵介質層表面的第二柵極、所述第二晶體管還包括位于所述第二柵極兩側的第二半導體襯底內的第二源區和第二漏區，并且所述第二源區、第二漏區沒有位于第二柵極結構下方的重疊區域，所述第二連接結構位于第二源區和第二漏區表面； 第一測試端，所述第一測試端與第一柵極相連； 第二測試端，所述第二測試端與第一連接結構相連； 第三測試端，所述第三測試端與第二柵電極相連； 第四測試端，所述第四測試端與第二連接結構相連。
11.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一源區和第一漏區包括第一重摻雜區和第一輕摻雜區，所述第一重疊區為所述第一輕摻雜區。
12.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第二源區和第二漏區為第二重摻雜區。
13.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一柵介質層和第二柵介質層的形成工藝、材料和尺寸相同，第一柵極和第二柵極的形成工藝、材料和尺寸相同、第一源區、第一漏區和第二源區、第二漏區的形成工藝、材料和尺寸相同、第一連接結構和第二連接結構的形成工藝、材料和尺寸均相同。
14.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一晶體管的第一柵極結構還包括位于第一柵介質層和第一柵極兩側表面的第一側墻，所述第二晶體管的第二柵極結構還包括位于第二柵介質層和第二柵極兩側表面的第二側墻，且所述第一側墻和第二側墻的形成工藝、材料和尺寸均相同。
15.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一半導體襯底、第一晶體管和第一連接結構之間具有第一介質層；所述第二半導體襯底、第二晶體管和第二連接結構之間具有第二介質層；所述第一介質層和第二介質層的形成工藝、材料和厚度均相同。
16.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的第一晶體管，所述第二測試結構具有形成在第一半導體襯底上的兩個或兩個以上并列排布的第二晶體管，所述第一連接結構與第一柵極結構平行，所述第二連接結構與第二柵極結構平行；第一測試結構的所有第一連接結構之間電連接，所有第一柵極之間電連接；第二測試結構的所有第二連接結構之間電連接，所有第二柵極之間電連接。
17.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一晶體管和第二晶體管的數量相同，所述第一連接結構和第二連接結構的數量相同。
18.根據權利要求10所述的晶體管重疊電容的測試結構，其特征在于，所述第一柵介質層的材料為氧化硅、氮氧化硅或高K介質材料，第二柵介質層的材料為氧化硅、氮氧化硅或高K介質材料 。
【文檔編號】G01R27/26GK104022102SQ201310064746
【公開日】2014年9月3日 申請日期:2013年2月28日 優先權日:2013年2月28日
【發明者】李勇, 洪中山 申請人:中芯國際集成電路制造(上海)有限公司