專利名稱：一種用于測量數字存儲示波器的自動量程系統及測量方法
技術領域：
本發明涉及數字示波器技木，尤其涉及數字存儲示波器在測量變化波形時的處理技術，具體的講是ー種用于測量數字存儲示波器的自動量程系統及測量方法。
背景技術：
示波器的使用相對比較專業，觀察ー個波形需要調整一系列的操作，使用上不方便，并且使用示波器的客戶在使用示波器調整參數時容易出錯，或者不知道怎么調整參數。目前示波器基本是采用自動設置去針對波形調整參數，自動設置的時間較長，一般都需要2-3秒，并且多次自動設置波形時，還必須每次手動去按自動設置的按鍵并設置示波器的測量參數，操作與響應都比較慢，在需要快速測量的場合時作用有限。例如在生產時需要對多個測試點做測試，每個測試點的電壓參數或頻率參數可能不同，如果用目前的方法對測試點進行測試時，要手動調整電壓檔位或時基檔位，或按自動設置，那就會嚴重影響生產效率，
鑒于此，有必要提供ー種快速自動測量變化的波形，自動設置示波器的測量參數，用戶用表筆測試測試點時，用戶不用做任何操作，示波器自動測量好電壓檔位或時基檔位，并調好合適的參數。讓波形以合適的大小和密度顯示，簡化用戶的操作，提高工作效率，用戶直接觀察示波器調整好的波形。
發明內容
本發明提供ー種操作簡單、工作效率高、能快速自動測量變化的波形并自動調整測試參數的測量數字存儲示波器的自動量程系統及測量方法。本發明采用以下技術方案:一種用于測量數字存儲示波器的自動量程系統，包括:FPGA數據緩沖器、控制處理器、顯示器，還包括前端硬件電路，其中，
所述的前端硬件電路通過FPGA數據緩沖器與所述的控制處理器連接；
所述的控制處理器分別與所述的FPGA數據緩沖器、顯示器以及所述的前端硬件電路連接；
所述的前端硬件電路包括:
信號放大衰減電路，對采用到的模擬信號進行放大或衰減；
觸發比較器，對模擬信號進行比較，將產生的觸發信號送至FPGA數據緩沖器；
模數轉換器，將經信號放大衰減電路的模擬信號轉換成數字信號，并將轉化后的數字信號發送至FPGA數據緩沖器。所述的信號放大衰減電路輸出端分別連接觸發比較器和模數轉換器的輸入端，所述的觸發比較器輸出端連接所述的FPGA數據緩沖器的輸入端，所述的模數轉換器的輸出端連接所述的FPGA數據緩沖器的輸入端。所述的控制處理器分別控制連接所述的觸發比較器和信號放大衰減電路的輸入端。
所述的FPGA數據緩沖器用于存儲模數轉換器產生的數字信號和觸發比較器產生的觸發信號，并將所述的數字信號和觸發信號發送至控制處理器。一種用于測量數字存儲示波器的自動量程測量方法，其自動量程測量方法包括以下步驟:
51.控制處理器對FPGA數據緩沖器傳輸的數據幀進行計算比對，得出峰峰值和周期值兩份直方圖數組；
52.控制處理器從步驟SI得到的峰峰值和周期值兩份直方圖數組中，篩選出標準峰峰值和標準周期值；
53.用標準峰峰值和標準周期值確定電壓檔位和時基檔位，對前端硬件電路進行控制并把合適的波形顯示在顯示屏上。所述的步驟SI中具體實現步驟如下:
SI I，初始零點電平位置；
S12，FPGA數據緩沖器傳輸一幀數據給控制處理器；
S13，控制處理器處理步驟S12中傳輸來的一幀數據，計算出這一幀數據的峰峰值和周期值；
S14，判斷計算的幀數是否達到設定值循環次數，達到則執行步驟S15，未達到則返回步驟S12再次傳輸一幀數據給控制處理器；
S15，把達到設定值循環次數內計算的峰峰值和周期值進行比對計算，得出峰峰值和周期值兩份直方圖數組。所述的步驟S2中標準峰峰值的篩選具體實現步驟如下:
對直方圖數組中的峰峰值按照從大到小的順序進行比對篩選，
S21，判斷最大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把最大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S22 ；
S22，判斷第二大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S23 ；S23，以峰峰值從大到小的順序進行，直到判斷1/4的峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把相對于的峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的峰峰值作為標準峰峰值，之后執行步驟S3 ；
所述的步驟S2中標準周期值的篩選具體實現步驟如下:
對直方圖數組中的周期值按照從大到小的順序進行比對篩選，
S211，判斷最大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S212 ；
S212，判斷第二大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S213 ；S213，以周期值從大到小的順序進行，直到判斷1/4的周期值出現次數是否大于兩次，若出現的次數大于兩次，則把相對于的周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的周期值作為標準周期值，之后執行步驟S3。所述的步驟S3中具體實現步驟如下:
S31，根據步驟S2中得到的標準峰峰值和標準周期值，得到觀看波形的電壓檔位和時基檔位，觸發電平為峰峰值的中點；
S32，控制電壓檔位和時基檔位；
S33，判斷是否退出自動量程，是則退出，否則返回步驟S12。本發明采用以上技術方案，通過前端硬件電路對采集到的模擬信號進行處理后存儲到FPGA數據緩沖器中，將存儲的數字幀傳輸給控制處理器，所述的控制處理器對數字幀進行比對計算，篩選出標準的峰峰值和標準的周期值，所述的控制處理器根據標準的峰峰值和標準的周期值，對前端硬件電路進行控制，對輸入的模擬信號進行放大或衰減，最后將波形顯示在顯示屏上，通過以上技術方案，在進行測試點測試時，只要將信號采集探頭放置測試點上，數字存儲示波器控制處理器對采集到的信號進行處理，篩選出的標準峰峰值和標準周期值，就會對前端電路信號進行控制，自動的調節電壓檔位和時基檔位，無需對示波器進行手動電壓檔位和時基檔位的調節，節省的時間，提供了工作效率，并且能快速的自動測量變化的波形。
現結合附圖對本發明做進ー步詳述:
圖1是本發明用于測量數字存儲示波器的自動量程系統示意 圖2是本發明用于測量數字存儲示波器的自動量程方法之流程 圖3是本發明用于測量數字存儲示波器的自動量程方法之生成直方圖數組流程 圖4是本發明用于測量數字存儲示波器的自動量程方法之標準峰峰值篩選流程 圖5是本發明用于測量數字存儲示波器的自動量程方法之標準周期值篩選流程 圖6是本發明用于測量數字存儲示波器的自動量程方法之檔位調節流程圖。
具體實施例方式請參閱圖1所示，一種用于測量數字存儲示波器的自動量程系統，包括:FPGA數據緩沖器3、控制處理器4、顯示器5，還包括前端硬件電路2，其中，
所述的前端硬件電路2輸出端與FPGA數據緩沖器3輸入端電性連接，所述的控制處理器4分別與所述的FPGA數據緩沖器3、顯示器5以及所述的前端硬件電路2輸入端電性連接;
所述的前端硬件電路2進ー步包括:
信號放大衰減電路21，用于對采用到的模擬信號進行放大或衰減；
觸發比較器23，根據所述信號放大衰減電路21輸入的信號和控制處理器4反饋的信號進行比較，產生觸發信號并送至FPGA數據緩沖器3 ；
模數轉換器22，用于將經信號放大衰減電路21的模擬信號轉換成數字信號，并將轉化后的數字信號發送至FPGA數據緩沖器3。所述的信號放大衰減電路21輸出端分別連接觸發比較器23和模數轉換器22的輸入端，所述的觸發比較器23輸出端連接所述的FPGA數據緩沖器3的輸入端，所述的模數轉換器22的輸出端連接所述的FPGA數據緩沖器3的輸入端。所述的控制處理器4分別控制連接所述的觸發比較器23和信號放大衰減電路21的輸入端。
所述的FPGA數據緩沖器3用于存儲模數轉換器22產生的數字信號和觸發比較器23產生的觸發信號，并將所述的數字信號和觸發信號發送至控制處理器4。如圖1所示，將采集到的模擬信號I送至前端硬件電路2之信號放大衰減電路21中，經信號放大衰減電路21放大或衰減的信號再經模數轉換器22轉換后將數字信號存儲在FPGA數據緩沖器3中，控制處理器4提起FPGA數據緩沖器3中的數據幀，對FPGA數據緩沖器3傳輸的數據幀進行計算比對，得出峰峰值和周期值兩份直方圖數組；從得到的峰峰值和周期值兩份直方圖數組中，篩選出標準峰峰值和標準周期值；用標準峰峰值和標準周期值確定電壓檔位和時基檔位，對前端硬件電路2進行控制并把波形顯示在顯示器5上。本實施例中，模數轉換器22電壓輸入范圍為0-1V，所以模擬信號I經信號放大衰減電路21后會被放大或衰減到O-1V之間，同時為了實現更高的測量精度，一般信號會被放大或衰減到0.2-0.Sv之間。實際上觸發比較器23輸出的波形是數字邏輯波形，是一個方波，FPGA數據緩沖器3根據方波的占空比確定觸發的位置。比如一個5V的正弦波，觸發電平調在4V，那么這個正弦波高于4V的就是高電平，低于4V的就會是低電平，表現出來就是一個方波。而控制處理器4控制觸發比較器23就是控制觸發比較器23的比較電平。觸發電平是設置在標準峰峰值的一半。具體是控制處理器4通過SPI協議控制觸發比較器23的輸入電平。控制信號放大衰減電路21也是相同的處理方式，當采集到的模擬信號I電壓過大，控制處理器4通過SPI協議，控制信號放大衰減電路21調高電壓檔位提高衰減倍率。當采集到的模擬信號I電壓過小，控制處理器4通過SPI協議，控制信號放大衰減電路21調低電壓檔位提高放大倍率。請查閱圖2-6之一所示，一種用于測量數字存儲示波器的自動量程測量方法，其自動測量方法包括以下步驟:s1.控制處理器對FPGA數據緩沖器傳輸的數據幀進行計算比對，得出峰峰值和周期值兩份直方圖數組；
SI I，初始零點電平位置；
S12，FPGA數據緩沖器傳輸一幀數據給控制處理器；
S13，控制處理器處理步驟S12中傳輸來的一幀數據，計算出這一幀數據的峰峰值和周期值；
S14，判斷計算的幀數是否達到設定值循環次數，達到則執行步驟S15，未達到則返回步驟S12再次傳輸一幀數據給控制處理器；
S15，把達到設定值循環次數內計算的峰峰值和周期值進行比對計算，得出峰峰值和周期值兩份直方圖數組。S2.控制處理器從步驟SI得到的峰峰值和周期值兩份直方圖數組中，篩選出標準峰峰值和標準周期值；
對直方圖數組中的峰峰值按照從大到小的順序進行比對篩選，
S21，判斷最大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把最大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S22 ；
S22，判斷第二大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S23 ；S23，以峰峰值從大到小的順序進行，直到判斷1/4的峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把相對應的峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的峰峰值作為標準峰峰值，之后執行步驟S3 ；
對直方圖數組中的周期值按照從大到小的順序進行比對篩選，
S211，判斷最大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S212 ；
S212，判斷第二大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S213 ；S213，以周期值從大到小的順序進行，直到判斷1/4的周期值出現次數是否大于兩次，若出現的次數大于兩次，則把相對應的周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的周期值作為標準周期值，之后執行步驟S3。S3.用標準峰峰值和標準周期值確定電壓檔位和時基檔位，對前端硬件電路進行控制并把波形顯示在顯示器上。S31，根據步驟S2中得到的標準峰峰值和標準周期值，得到觀看波形的電壓檔位和時基檔位，觸發電平為峰峰值的中點；
S32，控制電壓檔位和時基檔位；
S33，判斷是否退出自動量程，是則退出，否則返回步驟S12。盡管結合優選實施方案具體展示和介紹了本專利，但所屬領域的技術人員應該明白，在不脫離所附權利要求書所限定的本發明的精神和范圍內，在形式上和細節上可以對本發明做出各種變化，均為本發明的保護范圍。
權利要求
1.一種用于測量數字存儲示波器的自動量程系統，包括=FPGA數據緩沖器、控制處理器、顯示器，其特征在于:其還包括前端硬件電路，其中， 所述的前端硬件電路通過FPGA數據緩沖器與所述的控制處理器連接； 所述的控制處理器分別與所述的FPGA數據緩沖器、顯示器以及所述的前端硬件電路連接； 所述的前端硬件電路包括: 信號放大衰減電路，對采用到的模擬信號進行放大或衰減； 觸發比較器，對模擬信號 進行比較，將產生的觸發信號送至FPGA數據緩沖器； 模數轉換器，將經信號放大衰減電路的模擬信號轉換成數字信號，并將轉化后的數字信號發送至FPGA數據緩沖器，所述的信號放大衰減電路輸出端分別連接觸發比較器和模數轉換器的輸入端，所述的觸發比較器輸出端連接所述的FPGA數據緩沖器的輸入端，所述的模數轉換器的輸出端連接所述的FPGA數據緩沖器的輸入端。
2.根據權利要求1所述的ー種用于測量數字存儲示波器的自動量程系統，其特征在干:所述的控制處理器分別控制連接所述的觸發比較器和信號放大衰減電路的輸入端。
3.根據權利要求1所述的ー種用于測量數字存儲示波器的自動量程系統，其特征在于:所述的FPGA數據緩沖器用于存儲模數轉換器產生的數字信號和觸發比較器產生的觸發信號，并將所述的數字信號和觸發信號發送至控制處理器。
4.根據權利要求1所述的用于測量數字存儲示波器的自動量程測量方法，其特征在于:其自動量程測量方法，包括以下步驟:制處理器對FPGA數據緩沖器傳輸的數據幀進行計算比對，得出峰峰值和周期值兩份直方圖數組；制處理器從步驟SI得到的峰峰值和周期值兩份直方圖數組中，篩選出標準峰峰值和標準周期值；標準峰峰值和標準周期值確定電壓檔位和時基檔位，對前端硬件電路進行控制并把合適的波形顯示在顯示屏上。
5.根據權利要求4所述的用于測量數字存儲示波器的自動量程測量方法，其特征在于:所述的步驟SI中具體實現步驟如下: SI I，初始零點電平位置； S12，FPGA數據緩沖器傳輸ー幀數據給控制處理器； S13，控制處理器處理步驟S12中傳輸來的一幀數據，計算出這ー幀數據的峰峰值和周期值； S14，判斷計算的幀數是否達到設定值循環次數，達到則執行步驟S15，未達到則返回步驟S12再次傳輸ー幀數據給控制處理器； S15，把達到設定值循環次數內計算的峰峰值和周期值進行比對計算，得出峰峰值和周期值兩份直方圖數組。
6.根據權利要求4所述的ー種用于測量數字存儲示波器的自動量程測量方法，其特征在于:所述的步驟S2中標準峰峰值的篩選具體實現步驟如下: 對直方圖數組中的峰峰值按照從大到小的順序進行比對篩選， S21，判斷最大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把最大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S22 ； S22，判斷第二大峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S23 ；S23，以峰峰值從大到小的順序進行，直到判斷1/4的峰峰值出現次數是否大于兩次，若出現的次數大于兩次，則把相對于的峰峰值作為標準峰峰值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的峰峰值作為標準峰峰值，之后執行步驟S3 ； 所述的步驟S2中標準周期值的篩選具體實現步驟如下: 對直方圖數組中的周期值按照從大到小的順序進行比對篩選， S211，判斷最大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S212 ；S212，判斷第二大周期值出現次數是否大于兩次，若出現的次數大于兩次，則把第二大周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則執行步驟S213 ；S213，以周期值從大到小的順序進行，直到判斷1/4的周期值出現次數是否大于兩次，若出現的次數大于兩次，則把相對于的周期值作為標準周期值，之后執行步驟S3 ;若出現的次數不大于兩次，則把最大的周期值作為標準周期值，之后執行步驟S3。
7.根據權利要求4所述的一種用于測量數字存儲示波器的自動量程測量方法，其特征在于:所述的步驟S3中具體實現步驟如下: S31，根據步驟S2中得到的標準峰峰值和標準周期值，得到觀看波形的電壓檔位和時基檔位，觸發電平為峰峰值的中點； S32，控制電壓檔位和時基檔位； S33，判斷是否退出自動量程，是則退出，否則返回步驟S12。
全文摘要
本發明公開了一種用于測量數字存儲示波器的自動量程系統，所述的前端硬件電路通過FPGA數據緩沖器與所述的控制處理器連接；所述的控制處理器分別與所述的FPGA數據緩沖器、顯示器以及所述的前端硬件電路連接；其測量方法步驟S1.控制處理器對FPGA數據緩沖器傳輸的數據幀進行計算比對，得出峰峰值和周期值兩份直方圖數組；S2.控制處理器從步驟S1得到的峰峰值和周期值兩份直方圖數組中，篩選出標準峰峰值和標準周期值；S3.用標準峰峰值和標準周期值確定電壓檔位和時基檔位，對前端硬件電路進行控制并把合適的波形顯示在顯示屏上。本發明中示波器自動調節電壓檔位和時基檔位，節省的時間，提供了工作效率，并且能快速的自動測量變化的波形。
文檔編號G01R15/09GK103116053SQ20131003833
公開日2013年5月22日 申請日期2013年1月31日 優先權日2013年1月31日
發明者湯克明, 吳朝榮, 薛增鑫, 陳煥洵 申請人:福建利利普光電科技有限公司