用于混合信號集成電路的可測性電路的制作方法

專利名稱：用于混合信號集成電路的可測性電路的制作方法
技術領域：
本發明涉及用于混合信號集成電路的可測性電路，屬于電路測試領域。
背景技術：
隨著集成電路技術的不斷發展，集成電路加工的特征尺寸不斷縮小，其規模和集成度也不斷提高，包括模擬、數字和射頻等多個電路模塊的片上系統(SOC)得到了廣泛的應用。混合信號集成電路作為現實世界和數字處理芯片之間的接口，其性能指標和功耗已經成為了限制SOC高速發展的瓶頸。混合信號·集成電路的輸入激勵和輸出響應多數都是連續的信號，很難做簡單的量化，而且其內部的電路參數具有很大的離散性，這些器件參數的離散性會導致輸出響應出現偏差或者部分電路模塊無法正常工作，即電路故障。由于缺少統一的故障模型以及各功能模塊可分解性差等問題，因此混合信號集成電路的測試和故障診斷的復雜性要遠高于數字電路，其測試成本已經超過了制造成本的30%，而且還有繼續升高的趨勢。為了提高混合信號集成電路的故障診斷能力，文獻中先后提出了“故障字典法”、“元件參數辨識法”和“故障驗證法”以及其他多種應用神經網絡和小波分析技術的模擬電路故障診斷方法，每種方法都各有其相對的優缺點，但是都需要基于數字處理芯片(DSP)的自動測試儀(ATE)來進行性能的測試，利用DSP的計算和模型能力來提高測試的速度和精度。但是基于DSP的ATE也有成本高昂、對測試人員要求高等缺點。混合信號集成電路的測試成本主要來自于管腳數量。假設待測電路(Device Under Test，簡稱DUT)共有η個測試節點VT(irVT(n)，如圖I所示，傳統混合信號集成電路的測試方法是在DUT的每一個測試節點都留一個與外界連接的測試PAD (測試引腳)。這些測試PAD既增加了測試成本，也提高了芯片面積。

發明內容
本發明目的是為了解決現有混合信號集成電路的測試電路所需的外部引腳數量多，導致測試成本高昂、對測試人員要求高的問題，提供了一種用于混合信號集成電路的可測性電路。本發明所述用于混合信號集成電路的可測性電路，它包括測試使能模塊、測試電源和偏置電流產生模塊和測試模塊，外部輸入信號VT_IN同時給測試使能模塊和測試模塊，測試使能模塊為測試電源和偏置電流產生模塊提供測試使能信號EN_N，測試電源和偏置電流產生模塊為測試模塊提供測試電源VS_EN和偏置電流IS_EN，測試模塊輸出測試結果VT_0UT，測試使能模塊還接收待測電路提供的參考電壓VREFl、VREF2和VREF3，測試使能模塊還接收待測電路提供的偏置電流IBl和IB2，測試使能模塊還接收待測電路提供的偏置電壓VB_N和VB_P，測試電源和偏置電流產生模塊還接收待測電路提供的參考電壓VREF4和偏置電流IB3，測試模塊還接收待測電路的η個測試節點的電壓信號VT (I)至VT (η)和時鐘信號CK。測試使能模塊包括窗口比較器、第三NMOS晶體管麗3、電阻Rp電阻R2、電阻R3、第一比較器Cl、第一反相器II、第二反相器12、第一或非門01、第二或非門02和與非門Al ；
第一比較器Cl的同相輸入端連接外部輸入信號VT_IN，第一比較器Cl的反相輸入端連接待測電路提供的參考電壓VREF3，第一比較器Cl的輸出端V0_C1連接第一反相器Il的輸入端，第一反相器Il的輸出端連接與非門Al的一個輸入端；電阻R1的一端和電阻R3的一端都連接電源VDD，電阻R1的另一端連接電阻R2的一端，電阻R2的另一端連接電源GND ； 第三NMOS晶體管麗3的漏極連接電阻R3的另一端，第三NMOS晶體管麗3的柵極連接電阻R1和R2的公共端，第三NMOS晶體管麗3的源極連接電源GND ；第二反相器12的輸入端連接電阻R3和第三NMOS晶體管麗3的公共節點V0_ST，第二反相器12的輸出端連接與非門Al的另一輸入端，第一與非門Al的輸出端連接第二或非門02的一個輸入端；窗口比較器的第一個輸入端連接外部輸入信號VT_IN，窗口比較器的第二個輸入端連接待測電路提供的參考電壓VREF1，窗口比較器的第三個輸入端連接待測電路提供的參考電壓VREF2，窗口比較器的第四個輸入端連接待測電路提供的偏置電壓VB_N，窗口比較器的第五個輸入端連接待測電路提供的偏置電壓VB_P，窗口比較器的輸出端V0_WIN連接第一或非門01的一個輸入端，第一或非門01的另一個輸入端連接測試使能模塊輸出的測試使能信號EN_N，第一或非門01的輸出端連接第二或非門02的另一個輸入端，第二或非門02的輸出端連接測試使能模塊輸出的測試使能信號EN_N。窗口比較器包括第一電流源IB1、第二電流源IB2、第一 PMOS晶體管MP1、第二PMOS晶體管MP2、第三PMOS晶體管MP3、第四PMOS晶體管MP4、第五PMOS晶體管MP5、第一NMOS晶體管MNl和第二 NMOS晶體管MN2，第一電流源的一端連接電源VDD，第一電流源的另一端、第一PMOS晶體管MPl源極和第二 PMOS晶體管MP2源極均連接至公共節點VNl ；第一 PMOS晶體管MPl的柵極連接外部輸入信號VT_IN，第一 PMOS晶體管MPl的漏極連接GND ；第二 PMOS晶體管MP2的柵極連接待測電路提供的參考電壓VREF2，第二 PMOS晶體管MP2的漏極同時連接第一 NMOS晶體管麗I的漏極和第三PMOS晶體管MP3的漏極；第一 NMOS晶體管MNl的柵極連接待測電路提供的偏置電壓VB_N，第一 NMOS晶體管MNl的源極連接GND，第一 NMOS晶體管MNl的漏極、第二 PMOS晶體管MP2的漏極和第三PMOS晶體管MP3的漏極均連接至公共節點VN3 ；第二電流源的一端連接電源VDD，第二電流源的另一端、第三PMOS晶體管MP3的源極和第四PMOS晶體管MP4的源極均連接至公共節點VN2 ；第三PMOS晶體管MP3的柵極連接外部輸入信號VT_IN ； 第四PMOS晶體管MP4的柵極連接待測電路提供的參考電壓VREFl，第四PMOS晶體管MP4的漏極連接GND ；第五PMOS晶體管MP5的源極連接電源VDD，第五PMOS晶體管MP5的柵極連接待測電路提供的偏置電壓VB_P，第五PMOS晶體管MP5的漏極連接第二 NMOS晶體管麗2的漏極；第二 NMOS晶體管MN2的柵極連接第一 NMOS晶體管MNl的漏極，第二 NMOS晶體管MN2的源極連接GND ； 第五PMOS晶體管MP5和第二 NMOS晶體管麗2的公共端引出窗口比較器的輸出端V0_WIN。測試電源和偏置電流產生模塊包括第三電流源、第三反相器13、第六PMOS晶體管MP6、第七PMOS晶體管MP7、第八PMOS晶體管MP8、第四NMOS晶體管MN4、第五NMOS晶體管MN5、第六NMOS晶體管MN6、第七NMOS晶體管MN7、電阻R4和電容C ；第三電流源的一端連接VDD，第三電流源的另一端連接第四NMOS晶體管MN4的漏極；第四NMOS晶體管MN4的柵極連接測試使能模塊輸出的測試使能信號EN_N，第四NMOS晶體管MN4的源極同時連接第五NMOS晶體管麗5的漏極和柵極，第五NMOS晶體管麗5的源極連接GND ；第三反相器13的輸入端連接測試使能模塊輸出的測試使能信號EN_N，第三反相器13的輸出端EN_P連接第六PMOS晶體管MP6的柵極；第六PMOS晶體管MP6的源極連接電源VDD，第六PMOS晶體管MP6的漏極連接第六NMOS晶體管MN6的漏極；第六NMOS晶體管MN6的柵極連接待測電路提供的參考電壓VREF4，第六NMOS晶體管MN6的源極為測試模塊提供由使能端控制的測試電源VS_EN ；電容C的一端連接測試電源VS_EN，電容C的另一端連接GND ；電阻R4的一端連接測試電源VS_EN，電阻R4的另一端連接GND ；第七PMOS晶體管MP7的源極連接測試電源VS_EN，第七PMOS晶體管MP7的柵極同時連接第八PMOS晶體管MP8漏極和柵極，第七PMOS晶體管MP7的漏極為測試模塊提供偏置電流IS_EN ;第八PMOS晶體管MP8的源極連接測試電源VS_EN，第八PMOS晶體管MP8的漏極還連接第七NMOS晶體管MN7的漏極；第七NMOS晶體管MN7的柵極同時連接第五NMOS晶體管的漏極和柵極，第七NMOS晶體管麗7的源極連接GND。測試模塊包括移位寄存器、數據選擇D觸發器組、參考電壓選擇開關組、測試通道選擇開關組、分壓單元和第二比較器C2，移位寄存器由第一移位D觸發器Dl、第二移位D觸發器D2……第η移位D觸發器Dn依次串聯組成，前一個移位D觸發器的輸出端連接下一個移位D觸發器的輸入端，η個移位D觸發器的時鐘信號CK均由待測電路提供，η個移位D觸發器的測試電源VS_EN由測試電源和偏置電流產生模塊提供；數據選擇D觸發器組由第一數據選擇D觸發器DS1、第二數據選擇D觸發器DS2……第η數據選擇D觸發器DSn組成，第k個移位D觸發器的輸出端連接第k個數據選擇D觸發器的輸入端，η個數據選擇D觸發器的時鐘信號SEL由第二比較器C2的輸出信號提供，η個數據選擇D觸發器的測試電源VS_EN由測試電源和偏置電流產生模塊提供，η個數據選擇D觸發器的輸出端分別輸出測試信號SW(I)、SW⑵……SW(η)，分壓單元并聯在電源VDD和GND之間，該分壓單元由R5、R6……Rn+4共計η個電阻依次串聯構成，其中電阻R5連接GND，電阻Rn+4連接電源VDD，參考電壓選擇開關組由VSl、VS2……VSn共計η個參考電壓選擇開關組成，參考電壓選擇開關VS1、VS2……VSn的一端分別連接GND、電阻R5和電阻R6的公共端……電阻Rn+3和電阻Rn+4的公共端，參考電壓選擇開關VS1、VS2……VSn的另一端均與第二比較器C2的反相輸入端一起連接至公共端VR_LA,第二比較器C2的同相輸入端連接外部輸入信號VT_IN，第二比較器C2的輸出端為數據選擇D觸發器組提供時鐘信號SEL ；測試通道選擇開關組由TSl、TS2……TSn共計η個測試通道選擇開關組成，測試通道選擇開關TS1、TS2……TSn的一端連接在一起、并作為測試模塊測試結果VT_0UT輸出端，測試通道選擇開關TSl、TS2……TSn的另一端分別連接待測電路的η個測試節點VT (I)、VT⑵……VT (η)，測試通道選擇開關TSl、TS2……TSn的開關通斷分別由η個數據選擇D觸發器的輸出端輸出的測試信號SW(I)、SW⑵......SW (η) 對應控制； 其中，k和η均為自然數，k=l, 2，…，η。本發明的優點本發明設計了一種用于混合信號可測性電路，其主要由測試使能模塊、測試電源和偏置電流產生模塊與測試模塊等三部分組成，只用兩個與片外相連的PAD，通過片內的開關選擇來實現對片上η個待測節點的性能測試與故障診斷。傳統條件下，如果需要對待測電路中的η個節點進行性能測試，則需要η個與片外相連的PAD。而應用了本發明中提出的可測性電路后，可以減少芯片性能測試和故障診斷所需的PAD數量。待測電路的測試節點越多，該可測性電路的優勢越明顯。當不需要對待測電路進行性能測試和故障診斷時，該可測性電路的測試電源和偏置電流產生模塊與測試模塊都沒有電流流過，因此該可測性電路對待測電路的正常工作裝態電流影響很小。本發明的具體效果已經通過電路仿真結果驗證。為了驗證本發明的效果，這里在一個混合信號的待測電路中，選取了 n=16個關鍵電路節點，其中待測電路(DUT)提供的參考電壓分別為 VREFl=L 36V, VREF2=1. 57V, VREF3=2. 93，VREF4=2. 5V,當輸入端 VT_IN 電壓介于VREFl和VREF2之間時，測試使能狀態EN_N輸出變為高電平，測試電源和偏置電流產生模塊開始工作，為測試模塊提供電源電壓和偏置電流，此時，圖5中的第六NMOS晶體管導通，VS_EN輸出電壓比VREF4低一個閾值電壓，即VS_EN=1. 8V，IS_EN=2uA ;測試電路開始工作，可以通過VT_0UT對待測電路中的VT (I)至VT (16)各節點的電壓和信號波形進行測試。表I給出了進入測試狀態后，當VT_IN電壓分別為不同值時，VT (1)>Τ (16)各節點電壓和從測試端VT_0UT得到的輸出電壓和波形。表I可測性電路輸入輸出及測試狀態
權利要求
1.用于混合信號集成電路的可測性電路，其特征在于，它包括測試使能模塊(I)、測試電源和偏置電流產生模塊(2)和測試模塊(3)，外部輸入信號VT_IN同時給測試使能模塊(I)和測試模塊(3)，測試使能模塊(I)為測試電源和偏置電流產生模塊(2)提供測試使能信號EN_N，測試電源和偏置電流產生模塊(2)為測試模塊(3)提供測試電源VS_EN和偏置電流IS_EN，測試模塊(3)輸出測試結果VT_OUT,測試使能模塊(I)還接收待測電路提供的參考電壓VREF1、VREF2和VREF3，測試使能模塊(I)還接收待測電路提供的偏置電流IBl和IB2，測試使能模塊(I)還接收待測電路提供的偏置電壓VB_N和VB_P，測試電源和偏置電流產生模塊(2 )還接收待測電路提供的參考電壓VREF4和偏置電流IB3，測試模塊(3)還接收待測電路的η個測試節點的電壓信號VT(I)至VT (η)和時鐘信號CK。
2.根據權利要求I所述用于混合信號集成電路的可測性電路，其特征在于，測試使能模塊(I)包括窗口比較器(1-1)、第三NMOS晶體管麗3、電阻R1、電阻R2、電阻R3、第一比較器Cl、第一反相器II、第二反相器12、第一或非門01、第二或非門02和與非門Al ；第一比較器Cl的同相輸入端連接外部輸入信號VT_IN,第一比較器Cl的反相輸入端連接待測電路提供的參考電壓VREF3，第一比較器Cl的輸出端V0_C1連接第一反相器Il的輸入端，第一反相器Il的輸出端連接與非門Al的一個輸入端；電阻R1的一端和電阻R3的一端都連接電源VDD，電阻R1的另一端連接電阻R2的一端，電阻R2的另一端連接電源GND ；第三NMOS晶體管麗3的漏極連接電阻R3的另一端，第三WOS晶體管麗3的柵極連接電阻R1和R2的公共端，第三NMOS晶體管麗3的源極連接電源GND ；第二反相器12的輸入端連接電阻R3和第三NMOS晶體管麗3的公共節點V0_ST，第二反相器12的輸出端連接與非門Al的另一輸入端，第一與非門Al的輸出端連接第二或非門02的一個輸入端；窗口比較器(1-1)的第一個輸入端連接外部輸入信號VT_IN,窗口比較器(1-1)的第二個輸入端連接待測電路提供的參考電壓VREF1，窗口比較器(1-1)的第三個輸入端連接待測電路提供的參考電壓VREF2，窗口比較器(1-1)的第四個輸入端連接待測電路提供的偏置電壓VB_N，窗口比較器(1-1)的第五個輸入端連接待測電路提供的偏置電壓VB_P，窗口比較器(1-1)的輸出端V0_WIN連接第一或非門01的一個輸入端，第一或非門01的另一個輸入端連接測試使能模塊(I)輸出的測試使能信號EN_N，第一或非門01的輸出端連接第二或非門02的另一個輸入端，第二或非門02的輸出端連接測試使能模塊(I)輸出的測試使能信號EN_N。
3.根據權利要求2所述用于混合信號集成電路的可測性電路，其特征在于，窗口比較器(1-1)包括第一電流源、第二電流源、第一 PMOS晶體管MP1、第二 PMOS晶體管MP2、第三PMOS晶體管MP3、第四PMOS晶體管MP4、第五PMOS晶體管MP5、第一 NMOS晶體管MNl和第二 NMOS晶體管麗2，第一電流源的一端連接電源VDD，第一電流源的另一端、第一PMOS晶體管MPl源極和第二 PMOS晶體管MP2源極均連接至公共節點VNl ；第一 PMOS晶體管MPl的柵極連接外部輸入信號VT_IN，第一 PMOS晶體管MPl的漏極連接 GND ；第二 PMOS晶體管MP2的柵極連接待測電路提供的參考電壓VREF2，第二 PMOS晶體管MP2的漏極同時連接第一 NMOS晶體管麗I的漏極和第三PMOS晶體管MP3的漏極；第一 NMOS晶體管麗I的柵極連接待測電路提供的偏置電壓VB_N，第一 NMOS晶體管麗I的源極連接GND，第一 NMOS晶體管麗I的漏極、第二 PMOS晶體管MP2的漏極和第三PMOS晶體管MP3的漏極均連接至公共節點VN3 ；第二電流源的一端連接電源VDD，第二電流源的另一端、第三PMOS晶體管MP3的源極和第四PMOS晶體管MP4的源極均連接至公共節點VN2 ；第三PMOS晶體管MP3的柵極連接外部輸入信號VT_IN ；第四PMOS晶體管MP4的柵極連接待測電路提供的參考電壓VREF1，第四PMOS晶體管MP4的漏極連接GND ；第五PMOS晶體管MP5的源極連接電源VDD，第五PMOS晶體管MP5的柵極連接待測電路提供的偏置電壓VB_P，第五PMOS晶體管MP5的漏極連接第二 NMOS晶體管麗2的漏極；第二 NMOS晶體管麗2的柵極連接第一 NMOS晶體管麗I的漏極，第二 NMOS晶體管麗2的源極連接GND ；第五PMOS晶體管MP5和第二 NMOS晶體管麗2的公共端引出窗口比較器(1_1)的輸出端 V0_WIN。
4.根據權利要求I所述用于混合信號集成電路的可測性電路，其特征在于，測試電源和偏置電流產生模塊(2)包括第三電流源、第三反相器13、第六PMOS晶體管MP6、第七PMOS晶體管MP7、第八PMOS晶體管MP8、第四NMOS晶體管MN4、第五NMOS晶體管MN5、第六NMOS晶體管MN6、第七NMOS晶體管麗7、電阻R4和電容C ；第三電流源的一端連接VDD，第三電流源的另一端連接第四NMOS晶體管MN4的漏極；第四NMOS晶體管MN4的柵極連接測試使能模塊(I)輸出的測試使能信號EN_N，第四NMOS晶體管MN4的源極同時連接第五NMOS晶體管麗5的漏極和柵極，第五NMOS晶體管麗5的源極連接GND ；第三反相器13的輸入端連接測試使能模塊(I)輸出的測試使能信號EN_N，第三反相器13的輸出端EN_P連接第六PMOS晶體管MP6的柵極；第六PMOS晶體管MP6的源極連接電源VDD，第六PMOS晶體管MP6的漏極連接第六NMOS晶體管MN6的漏極；第六NMOS晶體管MN6的柵極連接待測電路提供的參考電壓VREF4，第六NMOS晶體管MN6的源極為測試模塊(3)提供由使能端控制的測試電源VS_EN ；電容C的一端連接測試電源VS_EN，電容C的另一端連接GND ；電阻R4的一端連接測試電源VS_EN，電阻R4的另一端連接GND ；第七PMOS晶體管MP7的源極連接測試電源VS_EN，第七PMOS晶體管MP7的柵極同時連接第八PMOS晶體管MP8漏極和柵極，第七PMOS晶體管MP7的漏極為測試模塊(3)提供偏置電流IS_EN ;第八PMOS晶體管MP8的源極連接測試電源VS_EN，第八PMOS晶體管MP8的漏極還連接第七NMOS晶體管MN7的漏極；第七NMOS晶體管MN7的柵極同時連接第五NMOS晶體管的漏極和柵極，第七NMOS晶體管麗7的源極連接GND。
5.根據權利要求I所述用于混合信號集成電路的可測性電路，其特征在于，測試模塊(3)包括移位寄存器(3-1)、數據選擇D觸發器組(3-2)、參考電壓選擇開關組(3-3)、測試通道選擇開關組(3-4 )、分壓單元和第二比較器C2，移位寄存器(3-1)由第一移位D觸發器Dl、第二移位D觸發器D2……第η移位D觸發器Dn依次串聯組成，前一個移位D觸發器的輸出端連接下一個移位D觸發器的輸入端，η個移位D觸發器的時鐘信號CK均由待測電路提供，η個移位D觸發器的測試電源VS_EN由測試電源和偏置電流產生模塊(2)提供；數據選擇D觸發器組(3-2)由第一數據選擇D觸發器DS1、第二數據選擇D觸發器DS2……第η數據選擇D觸發器DSn組成，第k個移位D觸發器的輸出端連接第k個數據選擇D觸發器的輸入端，η個數據選擇D觸發器的時鐘信號SEL由第二比較器C2的輸出信號提供，η個數據選擇D觸發器的測試電源VS_EN由測試電源和偏置電流產生模塊(2)提供，η個數據選擇D觸發器的輸出端分別輸出測試信號SW(I)、SW⑵……SW (η)，分壓單元并聯在電源VDD和GND之間，該分壓單元由R5、R6……Rn+4共計η個電阻依次串聯構成，其中電阻R5連接GND，電阻Rn+4連接電源VDD，參考電壓選擇開關組(3-3 )由VSl、VS2……VSn共計η個參考電壓選擇開關組成，參考電壓選擇開關VS1、VS2……VSn的一端分別連接GND、電阻R5和電阻R6的公共端……電阻Rn+3和電阻Rn+4的公共端，參考電壓選擇開關VS1、VS2……VSn的另一端均與第二比較器C2的反相輸入端一起連接至公共端VR_LA,第二比較器C2的同相輸入端連接外部輸入信號VT_IN，第二比較器C2的輸出端為數據選擇D觸發器組(3-2)提供時鐘信號SEL ；測試通道選擇開關組(3-4)由TS1、TS2……TSn共計η個測試通道選擇開關組成，測試通道選擇開關TS1、TS2……TSn的一端連接在一起、并作為測試模塊(3)測試結果VT_0UT輸出端，測試通道選擇開關TS1、TS2……TSn的另一端分別連接待測電路的η個測試節點VT(l), VT (2)……VT (η)，測試通道選擇開關TSl、TS2……TSn的開關通斷分別由η個數據選擇D觸發器的輸出端輸出的測試信號SW(I)、Sff (2)……SW(η) —一對應控制；其中，k和η均為自然數，k=l，2，...，η。
全文摘要
用于混合信號集成電路的可測性電路，屬于電路測試領域，本發明為解決現有混合信號集成電路的測試電路所需外部引腳數量多，導致測試成本高昂的問題。本發明所述用于混合信號集成電路的可測性電路，它包括測試使能模塊、測試電源和偏置電流產生模塊和測試模塊，外部輸入信號VT_IN同時給測試使能模塊和測試模塊，測試使能模塊為測試電源和偏置電流產生模塊提供測試使能信號EN_N，測試電源和偏置電流產生模塊為測試模塊提供測試電源VS_EN和偏置電流IS_EN，測試模塊輸出測試結果，測試使能模塊接收VREF1、VREF2、VREF3、IB1、IB2、VB_N和VB_P，測試電源和偏置電流產生模塊接收VREF4和IB3。
文檔編號G01R31/3167GK102928774SQ20121046091
公開日2013年2月13日 申請日期2012年11月15日 優先權日2012年11月15日
發明者李景虎, 張遠燚, 王建 申請人:福建一丁芯光通信科技有限公司