專利名稱：一種多功能雷達信號處理板的制作方法
技術領域：
本發明涉及一種多功能雷達信號處理板，屬于雷達實時信號處理及其相關技術領域。
背景技術：
雷達實時信號處理板卡主要應用于雷達信號處理系統，一般需要具有高速多通道數據采集功能、運算密集的實時信號處理功能、專用的對外接口功能等。而目前大多數的雷達實時信號處理板卡，其采樣率低、運算能力和緩存容量較小，各種功能芯片集成不夠豐富，難以完成高數據率、運算密集的雷達信號處理任務。
發明內容
本發明的目的在于克服已有雷達實時信號處理板卡處理能力不夠強大、各種功能芯片集成不夠豐富的缺點，針對TI高性能DSP和Xilinx高性能FPGA實現了一款多功能雷達信號處理板。該款板卡具有處理能力強、各種功能芯片集成度高等優點。實現本發明的技術方案如下一種多功能雷達信號處理板，包括電源模塊、兩個DSP處理節點、兩個FPGA處理節點、兩個CPLD模塊、三個高速ADC模塊、一個高速DAC模塊、一個LVDS數據采集輸出模塊、兩個低速ADC模塊、兩個低速DAC模塊以及兩個帶隔離的同步串口模塊；其中所述DSP處理節點由一片TMS320C6455和一組容量為512MB的DDR2SDRAM組成；其中第一 FPGA處理節點為一片XC6VLX130T，第二 FPGA處理節點由一片XC6VLX130T和3組容量均為9MB的ZBTRAM組成，CPLD模塊為一片XA2C384，LVDS數據采集輸出模塊由DS92LV1023E芯片和LMH0001芯片組成，高速ADC模塊為ADS5444芯片，高速DAC模塊為DAC5672芯片，低速ADC模塊為AD7874芯片，低速DAC模塊為DAC8412芯片，帶隔離的同步串口模塊由、一片發送電平轉換芯片ds96fl74、一片接收電平轉換芯片ds96fl75以及兩片光耦隔離芯片HCPL5631組成；上述各器件之間的連接關系為兩個DSP處理節點通過串行RapidIO接口互聯，兩個FPGA處理節點通過高速并行差分線連接；其中一 DSP處理節點通過EMIF總線與第二FPGA處理節點相連，另一 DSP處理節點通過另一EMIF總線與第二 FPGA處理節點、兩個CPLD模塊、兩個低速ADC模塊、兩個低速DAC模塊以及兩帶隔離的同步串口模塊分別相連；第二FPGA處理節點進一步與高速DAC模塊和LVDS數據采集輸出模塊分別相連；第一 FPGA處理節點與三個高速ADC模塊分別相連。有益效果首先、本發明信號處理板由于采用了三個高速ADC模塊，可以完成三路模擬信號的采樣，每路采樣率高達250MSPS，輸入模擬信號帶寬可達800MHz ;由于采用了兩片Xilinx高性能FPGA-XC6VLX130T芯片，可以完成96GMACs運算；由于集成了兩片TMS320C6455芯片，可以完成16GMACS運算和兩個422電平的mcbsp串口 ；由于集成了兩個CPLD模塊，可以完成各種組合邏輯運算和各種控制信號和時序信號的接口 ；由于集成了 LVDS數據采集輸出模塊，可以完成數據率高達660Mb/s的串行數據輸出，且傳輸距離可以達到IOm以上；由于集成了高速DAC模塊，可以回放兩路275MSPS數據率的數字信號；由于集成了兩個低速ADC模塊，可以完成八通道12b it的低速數據采集功能；由于集成了兩個低速DAC模塊，可以完成八通道12bit的低速數據回放功能。其次、由本發明雷達實時信號處理板卡構建的雷達信號處理系統不僅處理能力強、緩存容量大、易于管理，而且集成了多路高速數據采集、遠距離LVDS數據采集輸出、高速數據回放、帶隔離的同步串口、多路低速采集和多路低速回放等豐富的功能。
圖I是本發明多功能雷達信號處理板的原理框圖。
具體實施例方式下面結合附圖與具體實施方式
對本發明做進一步詳細描述如圖I所示，本發明多功能雷達信號處理板，包括兩個DSP處理節點(DSP1、DSP2)、兩個FPGA處理節點(FPGAI、FPGA2 )、兩個CPLD模塊、三個高速ADC模塊、一個高速DAC模塊、一個LVDS數據采集輸出模塊、兩個低速ADC模塊、兩個低速DAC模塊、兩個帶隔離的同步串口模塊。在圖I中由于本發明所包括的器件較多，因此省略畫出一些器件，例如低速ADC和低速DAC分別只給出了一個；同時由于DSP調試口、FPGA調試口等通常為一個信號處理板上基本都有的模塊，因此在圖I中給出。DSP處理節點由一片TMS320C6455和一組容量為512MB的DDR2SDRAM組成；第一FPGA 處理節點(FPGAl)為一片 XC6VLX130T，第二 FPGA 處理節點(FPGA2)由一片 XC6VLX130T和3組容量均為9MB的ZBTRAM組成，CPLD模塊為一片XA2C384，LVDS數據采集輸出模塊由TI公司的DS92LV1023E芯片和LMH0001芯片組成，其中DS92LV1023E芯片完成數據并串轉換功能，LMH0001完成串行驅動功能，可以完成數據率高達660Mb/s的串行數據輸出，且傳輸距離可以達到IOm以上；高速ADC模塊為TI公司的ADS5444芯片，3片高速ADC將采集后的數據并行傳輸給FPGA1，可在FPGAl中完成雷達信號處理中的數字下變頻和脈沖壓縮運算，FPGAl將處理后的數據發送給FPGA2，FPGA2將數據緩存到ZBTRAM中，并做相參積累運算，最后將數據通過EMI F接口發送給DSPl或DSP2 ;高速DAC模塊為TI公司的DAC5672芯片，其接收FPGA2的數據并實現數據回放；低速ADC模塊為ADI公司的AD7874芯片，可用于采集一些模擬電壓傳感器信號，采集的數據通過EMI F接口傳給DSP2 ;低速DAC模塊為ADI公司的DAC8412芯片，受DSP2的EMI F接口控制，可以實現數據回放或電壓控制；帶隔離的同步串口模塊由一片發送電平轉換芯片ds96fl74、一片接收電平轉換芯片ds96fl75、四片光耦隔離芯片HCPL5631組成，其通過DSP處理節點上的mcbsp接口與DSP處理節點相連，可以實現422電平、同時收發的同步串口 ；兩個DSP處理節點通過串行RapidIO接口實現4個Ix互聯，總數據率高達25Gbps ;兩個FPGA處理節點通過高速并行的16對差分線連接，可實現800MB/S的IO帶寬。綜上所述，以上僅為本發明的較佳實施例而已，并非用于限定本發明的保護范圍。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種多功能雷達信號處理板，其特征在于，包括電源模塊、兩個DSP處理節點、兩個FPGA處理節點、兩個CPLD模塊、三個高速ADC模塊、一個高速DAC模塊、一個LVDS數據采集輸出模塊、兩個低速ADC模塊、兩個低速DAC模塊以及兩個帶隔離的同步串口模塊； 其中所述DSP處理節點由一片TMS 320C6455和一組容量為512MB的DDR2SDRAM組成；其中第一 FPGA處理節點為一片XC6VLX130T，第二 FPGA處理節點由一片XC6VLX130T和3組容量均為9MB的ZBTRAM組成，CPLD模塊為一片XA2C384，LVDS數據采集輸出模塊由DS92LV1023E芯片和LMH0001芯片組成，高速ADC模塊為ADS5444芯片，高速DAC模塊為DAC5672芯片，低速ADC模塊為AD7874芯片，低速DAC模塊為DAC8412芯片，帶隔離的同步串口模塊由一片發送電平轉換芯片ds96fl74、一片接收電平轉換芯片ds96fl75以及兩片光耦隔離芯片HCPL5631組成； 上述各器件之間的連接關系為兩個DSP處理節點通過串行RapidIO接口互聯，兩個FPGA處理節點通過高速并行差分線連接；其中一 DSP處理節點通過EMIF總線與第二 FPGA處理節點相連，另一 DSP處理節點通過另一 EMIF總線與第二 FPGA處理節點、兩個CPLD模塊、兩個低速ADC模塊、兩個低速DAC模塊以及兩帶隔離的同步串口模塊分別相連；第二FPGA處理節點進一步與高速DAC模塊和LVDS數據采集輸出模塊分別相連；第一 FPGA處理節點與三個高速ADC模塊分別相連。
全文摘要
本發明提供一種多功能雷達信號處理板，包括電源模塊、兩個DSP處理節點、兩個FPGA處理節點、兩個CPLD模塊、三個高速ADC模塊、一個高速DAC模塊、一個LVDS數據采集輸出模塊、兩個低速ADC模塊、兩個低速DAC模塊以及兩個帶隔離的同步串口模塊；本發明的處理板采用高性能DSP和Xilinx高性能FPGA實現，使得該款板具有處理能力強、各種功能芯片集成度高等優點。
文檔編號G01S7/02GK102928821SQ201210433349
公開日2013年2月13日 申請日期2012年11月2日 優先權日2012年11月2日
發明者徐成發, 謝民, 高梅國 申請人:北京理工大學