專利名稱：線性調頻連續波雷達系統的制作方法
技術領域：
本實用 新型涉及雷達探測技術領域，具體為一種線性調頻連續波雷達系統。
背景技術：
雷達技術不僅在軍事上有著重要意義，在捕魚業、采礦業等均有廣泛應用，近年來在工業生產線的實時料位測定和汽車防撞系統上線性調頻連續波雷達因其受外界干擾小、 測量精度高、操作方便，也日益受到重視。現有的屬于無線電波的線性調頻連續波雷達系統，為了加快處理速度采用了數字信號處理器(DSP)和可編程門陣列的雙處理器(FPGA)。DSP是串行處理結構，擅長解決空間復雜度的問題，而FPGA是并行處理結構，適合解決時間復雜度高的問題。但是目前還沒有一套成熟的算法用以解決DSP和FPGA的分配，也就無法達到FPGA和DSP的資源得以充分的利用。目前用于軍事的無線電雷達，因無線電穿透力強，空氣介質衰減小，故實時性好， 穩定性好，測速測距精度均大幅提高，但若用于汽車防撞系統等民用領域，需要解決后端的數字信號的高速處理，才能形成完善的實時測速、測距、控制、人機界面體系，另外還得做到體積小、成本低，才能推廣使用。
實用新型內容本實用新型的目的是設計一種線性調頻連續波雷達系統，采用數字信號處理器和可編程門陣列的雙處理器結構，并設計了時空復雜率平均算法，充分利用和合理分配數字信號處理器和可編程門陣列，使系統高效率工作。本實用新型設計的線性調頻連續波雷達系統包括線性調頻連續波雷達信息處理平臺，該信息處理平臺包括數字信號處理器(DSP)和現場可編程門陣列(FPGA)連接組成的雙處理器，數模轉換器、下變頻器、射頻發射天線、模數轉換器、上變頻器、射頻接收天線，射頻接收天線接入下變頻器，射頻信號下變頻為中頻信號，下變頻器的輸出經模數轉換器轉為數字信號接入現場可編程門陣列的輸入端，現場可編程門陣列的輸出端經數模轉換器轉為模擬信號接入上變頻器，上變頻為射頻信號接入射頻發射天線。本實用新型的現場可編程門陣列含有數字下變頻單元、數字上變頻單元和信息處理算法單元，數字下變頻單元的輸入端與模數轉換器相連接、輸出端接入信息處理算法單元，將數字中頻信號下變頻為數字基帶信號接入信息處理算法單元，數字上變頻單元的輸入端與信息處理算法單元的輸出端相接、輸出端接入數模轉換器，將數字基帶信號上變頻為數字中頻信號接入數模轉換
ο現場可編程門陣列的信息處理算法單元中含有時空復雜率分配模塊，接收的信息數據先進行時空復雜率平均算法，將各種雷達信號處理算法分割分配給現場可編程門陣列或數字信號處理器進行計算處理。數字信號處理器接有一個隨機存儲器(RAM)，現場可編程門陣列接有雙隨機存儲器(雙RAM)，用于數據暫存，以提高運算速度。現場可編程門陣列的雙隨機存儲器作為高速乒乓緩存器，比單數據緩沖器數據吞吐量提高一倍，提高算法執行效率。 為了增強數據吞吐率，現場可編程門陣列配有串行接口和USB接口(通用串行總線接口)以及普通的I/O(輸入輸出)接口，還增加了 PCI總線(外部設備互連總線)接口以及光纖接口，這些的高速接口保證了實時數據的連續性。現場可編程門陣列內可嵌入軟核處理器NIOS II，NIOS II可用作備用CPU，增強 FPGA接口功能，如利用NIOS II制作嵌入式人機交互界面等。現場可編程門陣列連接上位機，上位機接有人機界面。現場可編程門陣列經所述 PCI總線連接微型計算機或者現場可編程門陣列安裝有嵌入式處理器，微型計算機或者嵌入式處理器連接人機界面，還有串行接口、USB接口和光纖接口。微型計算機或者嵌入式處理器可連接報警裝置和/或自動控制裝置等。現場可編程門陣列還接有復雜可編程邏輯器件(CPLD)，用于系統加密。本實用新型設計的線性調頻連續波雷達系統的連續波雷達信息處理平臺發射線性連續波并接收其回波，雷達信息處理平臺對發射波的強度、周期，回波的強度、周期、接收時間，本雷達運動速度和位置等實時數據進行雷達信號算法的計算處理，雷達信號算法包括雷達測距算法、多普勒測速算法、脈沖壓縮算法、目標配對算法、恒虛警處理算法、匹配濾波器算法、鏡像對消算法等，得到前方目標的位置和速度的實時數據，有關前方目標的實時數據送入上位機在人機界面顯示前方實時畫面，為操作員提供輔助信息，當前方目標的速度和與設定點的距離達到警戒值時，還可啟動報警裝置或自動控制裝置。本雷達信息處理平臺采用時空復雜率分配方法將處理雷達信號的各種算法分別送給數字信號處理器和現場可編程門陣列完成，以充分利用雙處理器。時間復雜度是度量算法執行的時間長短；而空間復雜度是度量算法所需存儲空間的大小。時空復雜率分配方法以處理雷達信號的某算法A的時間復雜度和空間復雜度的比值Q為時空復雜率，按算法的Q值大小來確定該算法A選用數字信號處理器或現場可編程門陣列處理。本實用新型線性調頻連續波雷達系統的優點為1、采用數字信號處理器和現場可編程門陣列雙處理器結構，且按時空復雜率合理地將雷達信號的處理算法分配給二者，充分利用FPGA和DSP的優勢，系統工作流暢、效率高；2、配有上位機，形成完善的實時測速、測距、控制、人機界面體系，人機界面實時反映前方圖像、輔助操作，且可在緊急時刻報警或啟動控制裝置以保安全；3、現場可編程門陣列的雙隨機存儲器作為高速乒乓緩存器，比單數據緩沖器數據吞吐量提高一倍，提高算法執行效率；4、現場可編程門陣列配有串行接口和 USB接口，還有PCI總線接口以及光纖接口，增強數據吞吐率，保證了實時數據的連續性；5、 采用雙處理器結構的雷達硬件平臺，滿足了數據吞吐和通用性的雙重要求，在保證安全和精度的條件下降低成本；6、上位機同時能采用FPGA嵌入NIOS II軟核處理器作為嵌入式人機界面，在保證PC上位機多種功能特性的前提下，增加了便攜式低功耗界面系統。
圖1為本線性調頻連續波雷達系統實施例結構示意圖。
具體實施方式
本線性調頻連續波雷達系統實施例如圖1所示，包括線性調頻連續波雷達信息處理平臺，該信息處理平臺包括數字信號處理器(DSP)和現場可編程門陣列(FPGA)連接組成的雙處理器，射頻接收天線經下變頻器、模數轉換器(A/D)接入現場可編程門陣列的輸入端，現場可編程門陣列的輸出端經數模轉換器(D/A)、上變頻器接射頻發射天線。本例現場可編程門陣列含有數字下變頻單元DDC、數字上變頻單元DUC和信息處理算法單元，數字下變頻單元的輸入端與模數轉換器相連接、輸出端接入信息處理算法單元，數字上變頻單元的輸入端與信息處理算法單元的輸出端相接、輸出端接入數模轉換器。所述現場可編程門陣列的信息處理算法單元中含有時空復雜率分配模塊，接收的信息數據先進行時空復雜率平均算法，將各種雷達信號處理算法分割分配給現場可編程門陣列或數字信號處理器進行計算處理。數字信號處理器接有一個隨機存儲器(RAM)，現場可編程門陣列接有雙隨機存儲器(RAM1\RAM2)。現場可編程門陣列配有串行接口、USB接口、普通的I/O接口，以及PCI總線接口以及光纖接口。現場可編程門陣列嵌入軟核處理器MOS II。本例的現場可編程門陣列經PCI總線連接微型計算機作為上位機，上位機接有人機界面和報警裝置、自動控制裝置。現場可編程門陣列還接有復雜可編程邏輯器件(CPLD)，用于系統加密。上述實施例，僅為對本實用新型的目的、技術方案和有益效果進一步詳細說明的具體個例，本實用新型并非限定于此。凡在本實用新型的公開的范圍之內所做的任何修改、 等同替換、改進等，均包含在本實用新型的保護范圍之內。
權利要求1.線性調頻連續波雷達系統，包括線性調頻連續波雷達信息處理平臺，該信息處理平臺包括數字信號處理器和現場可編程門陣列連接組成的雙處理器，數模轉換器、下變頻器、 射頻發射天線、模數轉換器、上變頻器、射頻接收天線，射頻接收天線接入下變頻器，下變頻器的輸出經模數轉換器接入現場可編程門陣列的輸入端，現場可編程門陣列的輸出端經數模轉換器接入上變頻器，再接入射頻發射天線；其特征在于所述現場可編程門陣列含有數字下變頻單元、數字上變頻單元和信息處理算法單元， 數字下變頻單元的輸入端與模數轉換器相連接、輸出端接入信息處理算法單元，數字上變頻單元的輸入端與信息處理算法單元的輸出端相接、輸出端接入數模轉換器； 所述現場可編程門陣列的信息處理算法單元中含有時空復雜率分配模塊； 所述現場可編程門陣列經所述PCI總線連接微型計算機或者現場可編程門陣列安裝有嵌入式處理器，微型計算機或者嵌入式處理器作為上位機連接人機界面，還連接報警裝置和/或自動控制裝置。
專利摘要本實用新型為線性調頻連續波雷達系統，本雷達系統的信息處理平臺包括DSP和FPGA雙處理器，FPGA的信息處理算法單元中含有時空復雜率分配模塊。DSP有一個RAM，FPGA有雙RAM，提高運算速度。FPGA配有串口、USB、I/O、PCI總線及光纖接口。FPGA可嵌入NIOS II。FPGA連接有人機界面的上位機，上位機可連接報警裝置和/或自動控制裝置等。本系統的信息處理平臺對實時數據計算處理，得到前方目標的位置和速度的實時數據，在人機界面顯示。時空復雜率分配模塊根據處理雷達信號算法的時空復雜率Q將各種算法分別送給FPGA和DSP完成，充分利用二者的優勢，工作流暢、效率高，實時反映目標圖像，輔助操作，可保安全。
文檔編號G01S13/00GK202217051SQ201120226380
公開日2012年5月9日 申請日期2011年6月30日 優先權日2011年6月30日
發明者林和昀, 柴林峰, 梁漫, 沈翰寧, 蔣留兵, 車俐 申請人:桂林電子科技大學