專利名稱：延遲時間測量電路、延遲時間測量方法
技術領域：
本發明涉及集成電路技術領域，尤其涉及一種延遲時間測量電路、延遲時間測量方法。
背景技術：
延遲時間是電子器件本身或布線的物理特性，其含義是信號從電子器件或布線經過所需的時間。例如在一邏輯電路中，其輸出端和輸入端并非是同相位的激勵與響應，當輸入端在零秒時開始有電壓，而輸出端可能是過了 100毫秒才有電壓出現。此時，該邏輯電路的延遲時間就是100毫秒。因此，在集成電路設計中，需要測量得出各電子器件、電路或布線等的延遲時間。參考圖1所示，其示出了現有技術一種延遲時間測量電路的結構示意圖。該延遲時間測量電路包括第一 D觸發器10、第二 D觸發器20、反相器30和信號產生源40。其中， 第一 D觸發器10的第一輸入端D連接信號產生源40的第一輸出端，以接收第一信號Sl ； 第一 D觸發器10的第二輸入端CK連接信號產生源40的第二輸出端，以接收第二信號S2 ； 第一 D觸發器10的輸出端Q輸出第三信號S3，且連接待測電路100的輸入端。反相器30 的輸入端連接信號產生源40的第二輸出端，以接收第二信號S2 ；反相器30的輸出端輸出第五信號S5，且連接第二 D觸發器20的第二輸入端CK。第二 D觸發器20的第一輸入端D 連接待測電路100的輸出端，所述待測電路100的輸出端信號為第四信號S4，第二 D觸發器 20的輸出端Q的輸出信號為第六信號S6。上述第一觸發器10和第二觸發器20都是上升沿觸發器。結合參考圖2、圖3和圖4所示，其示出了圖1中六個信號在三個時刻的時序信號圖。所述第四信號S4和所述第三信號S3之間的時間差At就是待測電路100的延遲時間。首先，參考圖2所示，第一信號Sl為一個先低后高的電平信號；第二信號S2在一小段低電平之后有一個比較寬的高電平，然后再經歷一段低電平后是一個持續時間可調的高電平，最后又是低電平；第三信號S3由第一信號Sl和第二信號S2決定，其在第一信號Sl 為高電平狀態的前提下，當第二信號S2由低電平升為高電平的時刻觸發為高電平；第四信號S4為第三信號S3延遲At時間后得到的信號；第五信號S5與第二信號S2的電平狀態相反；第六信號S6由第四信號S4和第五信號S5決定，其在第四信號S4為高電平狀態的前提下，當第五信號S5由低電平升為高電平的時刻觸發為高電平。不斷縮小圖2中第二信號S2的第二個高電平的持續時間，且每次縮小的時間都很短，因此經過幾次縮小后，第二信號S2的第二個高電平的下降沿時刻與第四信號S4的上升沿時刻相同。此時，參考圖3所示，第一信號Si、第三信號S3、第四信號S4都沒有變化，第二信號S2的第二高電平的下降沿時刻、第四信號S4的上升沿時刻、第五信號S5的第二個上升沿時刻與第六信號S6的上升沿時刻均相同。如果繼續縮小圖3中第二信號S2的第二個高電平的持續時間，參考圖4所示，此時，第一信號Si、第三信號S3、第四信號S4仍沒有變化，第二信號S2的第二個下降沿的時刻先于第四信號S4上升沿的時刻，則第五信號S5的第二個上升沿的時刻先于第四信號S4 上升沿的時刻，因此第六信號S6始終為低電平。第三信號S3的上升沿與第四信號S4的上升沿之間的時間差就是第三信號S3與第四信號S4之間的時間差At。為了得到時間差At，可以在圖3變為圖4的瞬間，即第六信號S6從高電平跳變為低電平的時刻，掃描第二信號S2的第二個高電平的持續時間，該持續時間就等于待測電路100的延遲時間。但是，現有技術中測量延遲時間的電路比較復雜，且占用的面積比較大，如需要一個信號產生源、兩個D觸發器和一個反相器。因此，如何簡單地測量電子器件或布線等的延遲時間就成為本領域技術人員亟待解決的問題。
發明內容
本發明解決的問題是提供一種延遲時間測量電路、延遲時間測量方法，可以簡單地測量電子器件或布線等的延遲時間。為解決上述問題，本發明提供了一種延遲時間測量電路，與待測電路連接，用于測量待測電路的延遲時間，包括信號產生源、D觸發器和與門電路，其中，信號產生源包括三個輸出端，信號產生源的第一輸出端連接與門電路的第一輸入端，信號產生源的第二輸出端連接待測電路的輸入端，待測電路的輸出端連接D觸發器的第一輸入端，信號產生源的第三輸出端與D觸發器的第二輸入端耦接，D觸發器的輸出端連接與門電路的第二輸入端； 當所述與門電路的輸出端從高電平跳變到低電平時，所述信號產生源的第二輸出端和第三輸出端的信號時間差就是所述待測電路的延遲時間。可選地，所述D觸發器為上升沿觸發器。可選地，所述延遲時間測量電路還包括緩沖器，其輸入端連接信號產生源的第三輸出端，其輸出端連接D觸發器的第二輸入端，用于對信號產生源的第三輸出端產生的信號進行緩沖處理。可選地，所述信號產生源的第二輸出端與待測電路的輸入端之間通過第一線路連接，所述信號產生源的第一輸出端與與門電路的第一輸入端之間通過第二線路連接，所述第一線路和所述第二線路的電阻值或電容值相等。可選地，所述第一線路與所述第二線路的材料、長度、直徑均相同。可選地，所述與門電路包括第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第一PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管，其中，第一 PMOS晶體管的源極、 第二 PMOS晶體管的源極和第三PMOS晶體管的源極連接電源電壓，第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極連接信號產生源的第一輸出端，第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極連接D觸發器的輸出端，第二 NMOS晶體管的源極和第三NMOS晶體管的源極接地，第一 PMOS晶體管的漏極、第二 PMOS晶體管的漏極、第一 NMOS晶體管的漏極、第三PMOS晶體管的柵極和第三NMOS晶體管的柵極相連，第一 NMOS晶體管的源極連接第二 NMOS晶體管的漏極；第三PMOS晶體管的漏極連接第三NMOS晶體管的漏極，且作為與門電路的輸出端。可選地，所述第一 PMOS晶體管和第二 PMOS晶體管相同，所述第一 NMOS晶體管和第二 NMOS晶體管相同。為解決上述問題，本發明還提供了一種應用上述延遲時間測量電路的延遲時間測量方法，包括所述信號產生源的第一輸出端始終為所述與門電路的第一輸入端提供高電平信號，所述信號產生源的第二輸出端為待測電路的輸入端提供包括第一上升沿的先低后高的電平信號，所述信號產生源的第三輸出端為D觸發器的第二輸入端提供包括第二上升沿的先低后高的電平信號，所述第二上升沿的時刻晚于所述第一上升沿的時刻；所述信號產生源多次調整所述第二上升沿的時刻，以縮短所述第二上升沿和所述第一上升沿之間的時間差；在與門電路的輸出端從高電平跳變到低電平時，記錄第一上升沿和第二上升沿之間的時間差，所述時間差為待測電路的延遲時間。可選地，所述信號產生源均勻地調整所述第二上升沿的時刻。可選地，所述信號產生源每次調整所述第二上升沿的時刻的調整量包括1ns 100ns。與現有技術相比，本發明具有以下優點1)本發明提供了一種結構簡單的延遲時間測量電路，其僅包括一個信號產生源、D 觸發器和與門電路，從而占用面積小。2)可選方案中，信號產生源的第二輸出端與待測電路的輸入端之間通過第一線路連接，信號產生源的第一輸出端與與門電路的第一輸入端之間通過第二線路連接，通過使第一線路和所述第二線路的電阻值或電容值相等，從而可以提高測量的準確度。
圖1是現有技術中延時測量電路的結構示意圖；圖2至圖4是圖1所示電路在三個時刻的時序信號圖；圖5是本發明一個實施例中延遲時間測量電路的結構示意圖；圖6是圖5中與門電路的結構示意圖；圖7是本發明另一個實施例中延遲時間測量電路的結構示意圖；圖8至圖10是圖5所示電路在三個時刻的時序信號圖。
具體實施例方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限制。正如背景技術部分所述，現有技術中測量延遲時間的電路比較復雜、占用面積大。 此外，參考圖1所示，其中的兩個D觸發器和一個反相器均會使通過的信號產生一定的延遲時間，從而降低了延遲時間測量的準確度。針對上述缺陷，本發明提供了一種僅包括一個信號產生源、一個D觸發器和一個與門電路的延遲時間測量電路，其與現有技術相比，簡單、占用面積小，且準確度高。下面結合附圖進行詳細說明。參考圖5所示，本發明一個實施例提供了一種延遲時間測量電路，其與待測電路 100連接，用于測量待測電路100的延遲時間，包括信號產生源200、D觸發器300和與門電路400。其中，信號產生源200的第一輸出端連接與門電路400的第一輸入端inl，信號產生源200的第二輸出端連接待測電路100的輸入端，待測電路100的輸出端連接D觸發器300的第一輸入端D，信號產生源200的第三輸出端與D觸發器300的第二輸入端CK耦接，D觸發器300的輸出端Q連接與門電路400的第二輸入端in2。當所述與門電路400的輸出端從高電平跳變到低電平時，所述信號產生源200的第二輸出端和第三輸出端的信號時間差就是所述待測電路100的延遲時間。其中，所述待測電路100可以是任意一電子器件、布線、集成電路等可能產生延遲時間的器件。具體地，信號產生源200的第一輸出端為與門電路400的第一輸入端inl提供第一信號Al，信號產生源200的第二輸出端為待測電路100提供第二信號A2，待測電路100 的輸出端為D觸發器300的第一輸入端D提供第三信號A3，信號產生源200的第三輸出端為D觸發器300的第二輸入端(即時鐘信號輸入端)CK提供第四信號A4，D觸發器300的輸出端Q為與門電路400的第二輸入端in2提供第五信號A5，與門電路400的輸出端輸出第六信號A6。其中，所述D觸發器300為上升沿觸發器，即只有當第三信號A3為高電平信號，且第四信號A4處于上升沿時，所述D觸發器300輸出才跳變為高電平信號；否則，D觸發器 300只能輸出低電平信號。優選地，所述信號產生源200的第二輸出端與待測電路100的輸入端之間通過第一線路連接，所述信號產生源200的第一輸出端與與門電路400的第一輸入端inl之間通過第二線路連接，所述第一線路和所述第二線路的電阻值或電容值相等，從而可以保證第一線路對第二信號A2產生的延遲時間和第二線路對第一信號Al產生的延遲時間相同，最終可以提高測量的準確度。具體地，當所述第一線路與所述第二線路的材料、長度、直徑均相同時，可以保證第一線路和所述第二線路的電阻值或電容值相等。其中，參考圖6所示，所述與門電路400可以為CMOS與門結構，包括第一 NMOS晶體管NMl、第二 NMOS晶體管NM2、第三NMOS晶體管NM3、第一 PMOS晶體管PMl、第二 PMOS晶體管PM2和第三PMOS晶體管PM3，其中，第一 PMOS晶體管PMl的源極、第二 PMOS晶體管PM2 的源極和第三PMOS晶體管PM3的源極連接電源電壓VDD，第一 PMOS晶體管PMl的柵極和第一 NMOS晶體管匪1的柵極連接信號產生源200的第一輸出端，第二 PMOS晶體管PM2的柵極和第二 NMOS晶體管匪2的柵極連接D觸發器的輸出端，第二 NMOS晶體管匪2的源極和第三NMOS晶體管匪3的源極接地，第一 PMOS晶體管PMl的漏極、第二 PMOS晶體管PM2的漏極、第一 NMOS晶體管匪1的漏極、第三PMOS晶體管PM3的柵極和第三NMOS晶體管匪3 的柵極相連，第一 NMOS晶體管匪1的源極連接第二 NMOS晶體管匪2的漏極；第三PMOS晶體管PM3的漏極連接第三匪OS晶體管匪3的漏極，且作為與門電路400的輸出端。為了測量的準確性，可以使與門電路400兩個輸入端的翻轉電壓相同，優選地，所述第一 PMOS晶體管PMl和第二 PMOS晶體管PM2相同，所述第一匪OS晶體管匪1和第二匪OS晶體管匪2相同。此時，所述第一 PMOS晶體管PMl和第二 PMOS晶體管PM2的長度和寬度均相同，所述第一 NMOS晶體管匪1和第二 NMOS晶體管匪2的長度和寬度均相同。需要說明的是，在本發明的其他實施例中，所述與門電路400還可以采用其他結構，其不限制本發明的保護范圍。在本發明的另一個實施例中，參考圖7所示，所述延遲時間測量電路還可以包括 緩沖器500，其輸入端連接信號產生源200的第三輸出端，其輸出端連接D觸發器300的第二輸入端CK，用于對信號產生源200的第三輸出端產生的第四信號A4進行緩沖處理，從而可以縮短第四信號A4信號從低電平信號上升到高電平信號的時間，且增大第四信號A4高電平信號的脈沖幅度。為了采用圖5或圖7所示的電路得到待測電路100的延遲時間，結合參考圖8至圖10，包括以下步驟初始狀態時，參考圖8所示，所述信號產生源200的第一輸出端為所述與門電路 400的第一輸入端提供高電平信號(即第一信號Al)，所述信號產生源200的第二輸出端為待測電路100的輸入端提供包括第一上升沿的先低后高的電平信號(即第二信號A2)，所述信號產生源200的第三輸出端為D觸發器300的第二輸入端CK提供包括第二上升沿的先低后高的電平信號(即第四信號A4)，且所述第二上升沿的時刻晚于所述第一上升沿的時刻。具體地，與門電路400的第一輸入端接收的信號為高電平信號，只有當與門電路 400的第二輸入端接收的信號也為高電平時，與門電路400的輸出端才能輸出高電平信號， 否則，與門電路400的輸出端只能輸出低電平信號。第二信號A2從0至Tl的時間段內為低電平信號，從Tl時刻起變為高電平信號。第三信號A3則是第二信號A2經過待測電路 100之后的信號，第三信號A3與第二信號A2之間存在時間差At，所述時間差At就是待測電路100的延遲時間。第四信號々4從0至(Tl+At+T2)的時間段內是低電平信號，從 Tl+At+T2時刻起變為高電平信號。第五信號A5由第三信號A3和第四信號A4決定，由于 D觸發器300為上升沿觸發器，因此第五信號々5從0至(Tl+At+T2)的時間段內是低電平信號，從Tl+ Δ t+T2時刻起變為高電平信號。第六信號A6為第五信號A5和第一信號Al進行邏輯與處理后的信號，因此第六信號A6也是從0至(Tl+Δ t+T2)的時間段內是低電平信號，從Tl+ Δ t+T2時刻起第六信號A6變為高電平信號。所述時間段T2可以設置的比較大， 如10ms。接著，所述信號產生源200多次調整所述第二上升沿的時刻，以縮短所述第二上升沿和所述第一上升沿之間的時間差。為了能得到第一上升沿與第二上升沿的時間差等于 At這一時刻，所述信號產生源200每次調整所述第二上升沿的時刻的調整量應該比較小。 由于延遲時間At的取值多位于ms級別，因此可以設置每次移動的時間為ns級別，從而可以找到第一上升沿與第二上升沿的時間差等于At的時刻。具體地，所述第二上升沿每次移動的時間可以相同，即所述信號產生源200每次均勻地調整第二上升沿；也可以不同，即所述信號產生源200不是均勻地調整第二上升沿，如第二上升沿的移動量從大到小，從而在越接近第一上升沿的位置，其移動量越小，這樣就必然能找到第一上升沿與第二上升沿的時間差等于Δ t的時刻，即第四信號A4與第三信號A3相同的時刻。作為一個具體例子，所述信號產生源200每次調整所述第二上升沿的時刻的調整量可以包括1ns 100ns，如lns、5ns、50ns 或 IOOns 等。當第一上升沿與第二上升沿的時間差等于At時，即時間段T2 = 0，參考圖9所示，第一信號Al、第二信號A2、第三信號A3均不發生變化，第四信號A4的信號、第五信號A5 的信號、第六信號A6的信號與第三信號A3相同。此時，在(Tl+At)的時刻，第六信號A6 為高電平信號。然后，繼續調整信號產生源200第三輸出端提供的第四電平信號A4的第二上升沿的時刻，以縮短所述第二上升沿和所述第一上升沿之間的時間差。參考圖10所示，當第四信號A4信號的上升沿早于第三信號A3的上升沿時，第一信號Al、第二信號A2、第三信號A3 仍保持不變，第四信號A4從 至(T1+T3)的時間段內為低電平，其中，T3< At，第五信號 Α5與第四信號Α4相同，第六信號Α6則保持為低電平信號。上述輸入信號(即第一信號Al、第二信號Α2和第四信號Α4)是可以隨時得知其具體電平狀態的，輸出信號(即第六信號Α6)也是可以是隨時得知其具體電平狀態。由于第四信號Α4每次的移動量比較小，因此可以認為第六信號Α6從高電平跳變為低電平為一瞬間。比較圖9和圖10可知，在與門電路400的輸出端(即第六信號Α6)從高電平跳變到低電平的瞬間，記錄第一上升沿和第二上升沿之間的時間差，所述時間差為待測電路100 的延遲時間。至此，測量得出了待測電路100的延遲時間。本實施例中由于與門電路400中的第一信號Al是常量，沒有變化，因此通過與門電路400的信號不會產生延遲；此外，本實施例中僅包括一個D觸發器300，從而與現有技術相比，又減少了一個D觸發器引起的延遲時間，最終保證了延遲時間測量的準確性。為了進一步增大測量的準確性，可以采用本發明的技術方案進行多次測量，最終取多個測量結果的算術平均值作為待測電路100的延遲時間。雖然本發明已以較佳實施例披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種延遲時間測量電路，與待測電路連接，用于測量待測電路的延遲時間，其特征在于，包括信號產生源、D觸發器和與門電路，其中，信號產生源包括三個輸出端，信號產生源的第一輸出端連接與門電路的第一輸入端，信號產生源的第二輸出端連接待測電路的輸入端，待測電路的輸出端連接D觸發器的第一輸入端，信號產生源的第三輸出端與D觸發器的第二輸入端耦接，D觸發器的輸出端連接與門電路的第二輸入端；當所述與門電路的輸出端從高電平跳變到低電平時，所述信號產生源的第二輸出端和第三輸出端的信號時間差就是所述待測電路的延遲時間。
2.如權利要求1所述的延遲時間測量電路，其特征在于，所述D觸發器為上升沿觸發ο
3.如權利要求1所述的延遲時間測量電路，其特征在于，所述延遲時間測量電路還包括緩沖器，其輸入端連接信號產生源的第三輸出端，其輸出端連接D觸發器的第二輸入端，用于對信號產生源的第三輸出端產生的信號進行緩沖處理。
4.如權利要求1所述的延遲時間測量電路，其特征在于，所述信號產生源的第二輸出端與待測電路的輸入端之間通過第一線路連接，所述信號產生源的第一輸出端與與門電路的第一輸入端之間通過第二線路連接，所述第一線路和所述第二線路的電阻值或電容值相寸。
5.如權利要求4所述的延遲時間測量電路，其特征在于，所述第一線路與所述第二線路的材料、長度、直徑均相同。
6.如權利要求1所述的延遲時間測量電路，其特征在于，所述與門電路包括第一NMOS 晶體管、第二 NMOS晶體管、第三NMOS晶體管、第一 PMOS晶體管、第二 PMOS晶體管和第三 PMOS晶體管，其中，第一 PMOS晶體管的源極、第二 PMOS晶體管的源極和第三PMOS晶體管的源極連接電源電壓，第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極連接信號產生源的第一輸出端，第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極連接D觸發器的輸出端，第二 NMOS晶體管的源極和第三NMOS晶體管的源極接地，第一 PMOS晶體管的漏極、第二 PMOS 晶體管的漏極、第一 NMOS晶體管的漏極、第三PMOS晶體管的柵極和第三NMOS晶體管的柵極相連，第一 NMOS晶體管的源極連接第二 NMOS晶體管的漏極；第三PMOS晶體管的漏極連接第三NMOS晶體管的漏極，且作為與門電路的輸出端。
7.如權利要求6所述的延遲時間測量電路，其特征在于，所述第一PMOS晶體管和第二 PMOS晶體管相同，所述第一 NMOS晶體管和第二 NMOS晶體管相同。
8.一種應用權利要求1至7中任一項所述的延遲時間測量電路的延遲時間測量方法， 其特征在于，包括所述信號產生源的第一輸出端始終為所述與門電路的第一輸入端提供高電平信號，所述信號產生源的第二輸出端為待測電路的輸入端提供包括第一上升沿的先低后高的電平信號，所述信號產生源的第三輸出端為D觸發器的第二輸入端提供包括第二上升沿的先低后高的電平信號，所述第二上升沿的時刻晚于所述第一上升沿的時刻；所述信號產生源多次調整所述第二上升沿的時刻，以縮短所述第二上升沿和所述第一上升沿之間的時間差；在與門電路的輸出端從高電平跳變到低電平時，記錄第一上升沿和第二上升沿之間的時間差，所述時間差為待測電路的延遲時間。
9.如權利要求8所述的延遲時間測量方法，其特征在于，所述信號產生源均勻地調整所述第二上升沿的時刻。
10.如權利要求8或9所述的延遲時間測量方法，其特征在于，所述信號產生源每次調整所述第二上升沿的時刻的調整量包括1ns 100ns。
全文摘要
一種延遲時間測量電路、延遲時間測量方法。所述延遲時間測量電路與待測電路連接，用于測量待測電路的延遲時間，包括信號產生源、D觸發器和與門電路，其中，信號產生源的第一輸出端連接與門電路的第一輸入端，信號產生源的第二輸出端連接待測電路的輸入端，待測電路的輸出端連接D觸發器的第一輸入端，信號產生源的第三輸出端與D觸發器的第二輸入端耦接，D觸發器的輸出端連接與門電路的第二輸入端；當所述與門電路的輸出端從高電平跳變到低電平時，所述信號產生源的第二輸出端和第三輸出端的信號時間差就是所述待測電路的延遲時間。本發明可以簡單準確地測量待測電路的延遲時間。
文檔編號G01R31/28GK102520338SQ20111043660
公開日2012年6月27日 申請日期2011年12月22日 優先權日2011年12月22日
發明者于明, 曹云 申請人:上海宏力半導體制造有限公司