專利名稱：用于集成電路測試的低功率且面積優化的掃描單元的制作方法
技術領域：
本發明總體上涉及集成電路測試，并且更具體地，涉及使用掃描測試電路系統的集成電路測試。
背景技術：
集成電路通常被設計為包含便于對各種內部故障狀態進行測試的掃描測試電路系統。該掃描測試電路系統典型地包括掃描鏈，該掃描鏈是用來形成串行移位寄存器的觸發器鏈，所述串行移位寄存器用于將在輸入處的測試圖形施加于集成電路的組合邏輯以及用于讀出對應的結果。掃描鏈的觸發器中的給定觸發器可以被看作在此更一般地稱為“掃描單元”的電路的實例。在一種示例性的布置中，具有掃描測試電路系統的集成電路可以具有掃描移位操作模式以及功能操作模式。可以使用標記來指示集成電路是處于掃描移位模式還是處于功能模式。在掃描移位模式中，掃描鏈的觸發器被配置為串行移位寄存器。測試圖形然后被移位到由掃描鏈的觸發器形成的串行移位寄存器中。一旦所期望的測試圖形被移入，掃描移位模式就被禁用，并且集成電路被置于其功能模式中。在該功能操作模式期間出現的內部的組合邏輯結果然后由掃描觸發器鏈來捕獲。集成電路然后被再次置于其掃描移位操作模式中，以便隨著新的測試圖形被掃描進來，允許所捕獲的組合邏輯結果被移出由掃描觸發器所形成的串行移位寄存器。該過程被重復，直到所有期望的測試圖形都已經被施加于該集成電路。隨著集成電路變得越來越復雜，已經研發出減少在測試給定集成電路時需要施加的測試圖形的數量并且因此還減少了所需的測試時間的掃描壓縮技術。關于壓縮掃描測試的更多細節被公開于題目為“Testing a Circuit with Compressed Scan Subsets”的美國專利No. 7，831，876中，該專利與本申請共同受讓，并通過引用包含于此。毋庸置疑，仍需要進一步改進掃描測試電路系統。例如，與掃描鏈的實現相關的功率以及面積要求的顯著降低將是非常希望的。
發明內容
本發明的示例性實施例提供了用于集成電路的掃描測試的改進的電路系統和技術。例如，在一種或多種此類實施例中，集成電路的掃描測試電路系統被配置為包括含有低功率且面積優化的掃描單元的至少一條掃描鏈。通過消除否則會在掃描移位和功能操作模式中發生于集成電路中由掃描單元的對應的掃描和功能數據輸出所驅動的部分中的不必要的邏輯轉換，將掃描單元有利地配置成為集成電路在掃描移位和功能操作模式中提供降低的功率消耗。這可以在掃描單元自身的功率消耗或面積要求沒有任何實質性增加的情況下在一種或多種示例性的實施例中實現，從而提供集成電路的功率消耗和面積要求的總體減少。在一個方面，集成電路包括掃描測試電路系統以及利用該掃描測試電路系統進行測試的附加電路系統。掃描測試電路系統包括至少一條具有多個掃描單元的掃描鏈，該掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自至少附加電路系統的一部分的功能數據。至少掃描鏈中的給定的掃描單元包括配置成在掃描移位操作模式中禁用掃描單元的功能數據輸出、并且在功能操作模式中禁用掃描單元的掃描輸出的輸出控制電路系統。在另一方面，掃描單元可配置成使得多個其他的掃描單元進入具有掃描移位操作模式和功能操作模式的掃描鏈。掃描單元包括配置成在掃描移位操作模式中禁用掃描單元的功能數據輸出以及在功能操作模式中禁用掃描單元的掃描輸出的輸出控制電路系統。在一種或多種示例性的實施例中所給出的掃描單元，除了其功能數據輸出以及其掃描輸出之外，還可以包括功能數據輸入、掃描輸入、掃描使能輸入、復用器和觸發器。復用 器具有與功能數據輸入稱接的第一輸入、與掃描輸入稱接的第二輸入以及與掃描使能輸入耦接的選擇線，并且觸發器具有與復用器的輸出耦接的輸入。輸出控制電路系統耦接于觸發器的輸出與掃描單元的功能數據及掃描輸出之間。這樣的掃描單元配置消除了否則會發生于集成電路中在功能操作模式下由掃描單元的掃描輸出或者在掃描移位操作模式下由掃描單元的功能數據輸出所驅動的那些部分中的不必要的邏輯轉換。如上文所提及的，該優點是在沒有顯著增加掃描單元自身的功率或面積要求的情況下實現的。例如，掃描單元不需要附加的觸發器或信號端口，也沒有顯示出顯著的附加的時序依賴性。
圖I是示出在一種示例性的實施例中的包括測試器和被測試的集成電路的集成電路測試系統的框圖。圖2示出了掃描鏈可以布置于圖I的集成電路中的組合邏輯之間的方式的一個實例。圖3是示出圖2的掃描單元中的一個給定掃描單元的一種可能的實現方式的示意圖。圖4是示出圖2的掃描單元中的一個給定掃描單元的另一種可能的實現方式的示意圖。圖5示出了使用與非門的圖4的掃描單元的基本上等效的電路。圖6示出了圖I的測試系統的一種可能的實現方式。圖7是用于生成包括一條或多條各自具有一個或多個圖3-5所示類型的掃描單元的掃描鏈的集成電路設計的處理系統的框圖。
具體實施例方式本發明在此將結合示例性的測試系統以及對應的集成電路來說明，所述集成電路包括用于支持這些集成電路的其他內部電路系統的掃描測試的掃描測試電路系統。但是，應當理解，本發明更一般地可應用于任何測試系統或者其中希望在針對掃描測試的降低的功率消耗和面積要求方面提供改進的性能的相關的集成電路。圖I示出了包括測試器102和被測試的集成電路104的測試系統100。集成電路104包括與附加的內部電路系統108耦接的掃描測試電路系統106，該內部電路系統108使用掃描測試電路系統106進行測試。測試器102存儲與集成電路的掃描測試關聯的掃描數據110。該掃描數據可以對應于由測試圖形發生器112所提供的測試圖形。在其他實施例中，測試器102的至少一部分，例如測試圖形發生器112，可以并入集成電路104中。如圖I所示的測試系統100的特定配置只是示例性的，并且在其他實施例中的測試系統100可以包括除特別示出的那些元件之外的或者代替那些元件的其他元件,包括類型通常可在此類系統的常規實現方式見到的一個或多個元件。例如，舉例來說但非限定性地，系統100的各種元件可以使用微處理器、中央處理單元(CPU)、數字信號處理器(DSP)、專用集成電路(ASIC)、現場可編程門陣列(FPGA)或其他類型的數據處理器件，以及這些器 件或其他器件的某些部分或組合來實現。本發明的實施例可以配置成使用壓縮或非壓縮的掃描測試，并且本發明對此不作限定。但是，諸如圖2所示的實施例之類的某些實施例將主要在壓縮掃描測試的情況下進行描述。現在參照圖2，圖中更詳細地示出了集成電路104的一種可能的配置的一些部分。在該壓縮掃描測試布置中，掃描測試電路系統106包括解壓器(decompressor) 200、壓縮器202以及多條掃描鏈204-k，其中k = 1，2，. . . K。每條掃描鏈204包括多個掃描單元206，并且可配置成在集成電路104的掃描移位操作模式中作為串行移位寄存器來操作以及在集成電路104的功能操作模式中捕獲來自被測試的電路系統207的功能數據。第一掃描鏈204-1的長度為Ii1，因此包括Ii1個掃描單元，標記為206-1到206-叫。更一般地，掃描鏈204-k的長度為nk，因此包括總共nk個掃描單元。在該實施例中的被測試電路系統207包括多個組合邏輯塊，在這些組合邏輯塊中示出了示例塊208、210和212。組合邏輯塊被說明性地布置于主輸入214與主輸出216之間，并且通過掃描鏈204使其彼此分離。組合邏輯塊(例如，208、210和212)可以被看作在此更一般地稱為“附加電路系統”的電路的實例，該“附加電路系統”使用本發明的實施例中的掃描測試電路系統進行測試。舉例來說，此類塊可以代表不同的集成電路內核(integrated circuit core)的某些部分，例如，在硬盤驅動器(HDD)控制器應用中的片上系統(SOC)集成電路的各個讀通道和附加的內核。解壓器200接收來自測試器102的壓縮掃描數據并且解壓縮該掃描數據，以在掃描鏈204被配置為掃描移位操作模式中的相應串行移位寄存器時生成被移入掃描鏈204中的掃描測試輸入數據。壓縮器202同樣在掃描鏈204被配置為掃描移位操作模式中的相應串行移位寄存器時接收被移出掃描鏈204的掃描測試輸出數據,并且壓縮該掃描測試輸出數據以將其傳遞回到測試器102。關于掃描壓縮元件(例如，解壓器200和壓縮器202)的操作的更多細節可以參見以上所引用的美國專利No. 7，831，876。再者，在其他實施例中可以去除掃描壓縮元件(例如，解壓器200和壓縮器202)。在圖2的說明性實施例中的掃描單元206被有利地配置為低功率且面積優化的掃描単元，該掃描単元能夠在掃描移位操作模式中可控地禁用它們的功能數據輸出，以及在功能操作模式中可控地禁用它們的掃描輸出。通過消除否則會在這些模式中發生在集成電路104中由掃描單元的對應的掃描和功能數據輸出所驅動的部分中的不必要的邏輯轉換，該布置為集成電路104在掃描移位模式和功能操作模式中提供了降低的功率消耗。顯然，這種所希望的功能是在沒有顯著增加掃描單元自身的功率或面積要求的情況下實現的。例如，掃描單元206不需要附加的觸發器或信號端ロ來實現可控制的輸出禁用功能，它們也沒有由于該功能而顯示出顯著的附加的時序依賴性。 圖3示出了在說明性的實施例中一個給定掃描單元206-i。在該實施例中的掃描單元包括復用器300、觸發器302、第一和第二三態緩沖器304-1和304-2，以及反相器305。掃描單元206-i具有功能數據輸入(D)、掃描輸入(SI)、掃描使能輸入(SE)、功能數據輸出(Q)、掃描輸出(S0)、復位輸入(RST)和時鐘輸入(CLK)。掃描單兀的復位和時鐘輸入與觸發器302的對應輸入耦接。觸發器302同樣具有標記為D的數據輸入以及標記為Q的數據輸出，但它們應當與掃描單元自身的對應的功能數據輸入D和功能數據輸出Q相區分。復用器300具有與掃描單元的功能數據輸入D耦接的第一輸入310、與掃描單元的掃描輸入SI耦接的第二輸入312，以及與掃描單元的掃描使能輸入SE耦接的選擇線314。作為說明，觸發器302在本實施例中是可復位的D型觸發器，但在其他實施例中可以使用其他類型的觸發器。觸發器302的數據輸入D與復用器300的輸出315耦接。觸發器302的數據輸出Q與相應的三態緩沖器304-1和304-2的輸入耦接。第一和第二三態緩沖器304-1和304-2以及反相器305可以被共同看作在此更ー般地稱為掃描単元的“輸出控制電路系統”的電路的實例。該輸出控制電路系統通常被配置成在掃描移位操作模式中禁用掃描単元206-i的功能數據輸出Q，以及在功能操作模式中禁用掃描単元206-i的掃描輸出S0。術語“禁用”在本文中要作廣泛的解釋，并且將一般地覆蓋其中在某些條件下代替性地防止否則會在對應的輸出中出現的邏輯電平轉換的布置。在該實施例中將假定，施加于掃描單元的掃描使能輸入SE的掃描使能信號在集成電路104處于掃描移位操作模式中時處于邏輯“I”的電平，而在集成電路104處于功能操作模式中時處于邏輯“O”的電平。在其他實施例中可以使用其他類型的操作模式和掃描使能信號以及操作模式和掃描使能信號的組合。在該實施例中的輸出控制電路系統耦接于觸發器302的數據輸出Q與掃描單元的功能數據及掃描輸出Q和SO之間，并且操作性地響應于施加給掃描單元的掃描使能輸入SE的掃描使能信號。更具體地，輸出控制電路系統可操作用于響應于掃描使能信號處于第一二值邏輯電平(在該實施例中為邏輯“I”的電平)而禁用掃描單元的功能數據輸出Q并啟用掃描單兀的掃描輸出so,以及響應于掃描使能信號處于第二ニ值邏輯電平(在該實施例中為邏輯“O”的電平)而禁用掃描單元的掃描輸出SO并啟用掃描單元的功能數據輸出Q0為了實現該功能，將掃描使能信號施加于第二三態緩沖器304-2的控制輸入，并且將由反相器305根據掃描使能信號生成的掃描使能信號的互補版本(complementedversion)施加于第一三態緩沖器304-1的控制輸入。結果，在功能模式中，掃描單元的掃描輸出SO是三態的，由此防止功能轉換傳播到集成電路中由掃描輸出SO所驅動的部分中。類似地，在掃描移位操作模式中，掃描單元的功能數據輸出Q是三態的，由此防止掃描轉換傳播到集成電路中由功能數據輸出所驅動的部分中。雖然在圖3中僅示出了單個掃描單元206-i，但是可以假定，在圖2的掃描測試電路系統中的掃描鏈204的其他掃描單兀206各自以基本上相同的方式來配置。作為選擇，不同類型的掃描單兀可以用于不同的掃描鏈中，或者用于同一掃描鏈中。如上所指出，按圖3所示的方式配置的掃描單元206-i的優點在于它消除了否則會在掃描移位操作模式和功能操作模式中在被測試電路系統207中由掃描單兀的對應的掃描和功能數據輸出所驅動的部分中發生不必要的邏輯轉換。此類轉換能夠在掃描移位操作中發生在集成電路中由掃描單元的Q輸出所驅動的部分中，以及在功能操作模式中發生在集成電路中由掃描單元的SO輸出所驅動的部分中。因而，該掃描単元配置降低了集成電 路104在掃描移位和功能操作模式中的功率消耗，且沒有過度地増加為實現掃描單元所需的電路面積或者掃描測試電路系統的時序復雜性。圖3所示的那種類型的掃描單元可以通過修改來自集成電路設計庫中的標準掃描單元而生成，以結合采用圍繞標準単元的覆蓋物(wrapper)的形式的輸出控制電路系統。這能夠在不需要修改標準單元的任何內部信號或時序特征的情況下，并且在沒有對標準單元增加端ロ、額外的觸發器或其他內部電路系統的情況下實現。容納輸出控制電路系統所需的附加的電路面積是最小化的。應當指出，在其他的實施例中可以使用其他類型的掃描單元和輸出控制電路系統。圖4示出了根據本發明的另ー種說明性實施例來配置的掃描單元206-i的實例。在該實施例中，掃描單元包括復用器300和觸發器302，并且具有與圖3的實施例相同的輸入和輸出。但是，在該實施例中，輸出控制電路系統包括第一對MOS門400和第二對MOS門402。第一對MOS門400更具體地包括第一 PMOS晶體管Pl和第一 NMOS晶體管NI，該第一 PMOS晶體管Pl的柵極耦接至掃描單元的掃描使能輸SE，其源極耦接至觸發器302的數據輸出Q，以及其漏極耦接至掃描單元的功能數據輸出Q，該第一 NMOS晶體管NI的柵極耦接至掃描單元的掃描使能輸入SE，其漏極耦接至高電源電位VDD，以及其源極耦接至掃描單元的功能數據輸出Q。第二對MOS門402更具體地包括第PMOS晶體管P2和第二 NMOS晶體管N2，該第PMOS晶體管P2的柵極耦接至掃描單元的掃描使能輸SE，其源極耦接至掃描單元的掃描輸出S0，以及其漏極耦接至低電源電位(在該實施例中說明性地為地電位)，該第NMOS晶體管N2的柵極耦接至掃描單元的掃描使能輸入SE，其源極耦接至掃描單元的掃描輸出S0，以及其漏極耦接至觸發器的數據輸出Q。在該實施例中，當施加于掃描單元206-i的掃描使能輸SE的掃描使能信號處于邏輯“I”的電平時，第一和第PMOS晶體管Pl和P2被關斷并且第一和第NMOS晶體管NI和N2被導通，使得掃描單元的功能數據輸出Q通過經由第一 PMOS晶體管Pl與觸發器輸出Q斷開連接而禁用，以及掃描單元的掃描輸出SO通過經由第二 NMOS晶體管N2與觸發器輸出Q連接而啟用。當施加于掃描単元的掃描使能輸入SE的掃描使能信號處于邏輯“O”的電平時，第一和第二 PMOS晶體管Pl和P2被導通并且第一和第二 NMOS晶體管NI和N2被關斷，使得掃描單元的功能數據輸出Q通過經由第一PMOS晶體管Pl與觸發器輸出Q連接而啟用，以及掃描單元的掃描輸出SO通過經由第二 NMOS晶體管N2與觸發器輸出Q斷開連接而禁用。
還應當指出，圖4的實施例所使用的MOS門的特定布置僅作為示例而給出，并且其他實施例可以使用不同的電路系統布置來實現所期望的功能。例如，可以配置類似的布置，在該布置中NMOS門被PMOS門代替，反之亦然，并適當調整信號極性。圖5示出了與圖4的實施例基本上等效的實現方式。在該實現方式中，輸出控制電路系統包括邏輯門500，該邏輯門500具有與觸發器202的Q輸出耦接的第一輸入，與掃描単元的掃描使能輸入SE耦接的第二輸入，與掃描單元的功能數據輸出Q耦接的第一輸出以及與掃描單元的掃描輸出SO耦接的第二輸出。作為說明，邏輯門500在本實施例中為與非門，但在其他實施例中能夠使用其他類型和布置的邏輯門。如上所提及的，低功率且面積優化的掃描單元(例如，圖3-5所示出的那些掃描單元)能夠在掃描移位操作模式和功能操作模式中顯著地降低集成電路的功率消耗，而沒有不利地影響掃描測試電路系統的信號發送和時序。現有的掃描觸發器或其他類型的掃描單元能夠容易地用低功率且面積優化的掃描單元來代替，而掃描測試功能沒有任何改變。
在圖I的測試系統100中的測試器102不需要采用任何特定的形式。在圖6中示出了ー種可能的實例，在該實例中測試器602包括負載板604,在該負載板604中將使用本文所公開的技術進行掃描測試的集成電路605被安裝于負載板604的中心部分606中。測試器602還可以包括用于執行所存儲的計算機代碼的處理器和存儲器元件，但此類元件沒有明確示出于附圖中。眾多另選的測試器可以用來執行如在此所公開的集成電路的掃描測試。用于在集成電路設計的掃描測試電路系統中形成掃描鏈的掃描單元的插入可以在圖7所示類型的處理系統700中執行。該處理系統被配置成用于設計諸如集成電路104那樣的集成電路，以包括掃描測試電路系統106。處理系統700包括與存儲器704耦接的處理器702。同樣與處理器702耦接的是用于允許處理系統通過一種或多種網絡與其他系統和裝置通信的網絡接ロ 706。因此，網絡接ロ 706可以包括一個或多個收發器。處理器702實現掃描模塊710，以便結合使用集成電路設計軟件716按照在此所公開的方式以掃描單元714來補充內核設計712。元件(例如，710、712、714和716)至少部分地以存儲于存儲器704中并由處理器702執行的軟件的形式來實現。例如，存儲器704可以存儲由處理器702執行以實現在總的集成電路設計處理中模塊710的特定的掃描單元插入功能的程序代碼。存儲器704是在此更一般地稱為計算機可讀介質或其他類型的計算機程序產品的實例，其內包含了計算機程序代碼，并且可以包括以下的任意組合，例如，電子存儲器(如RAM或ROM)、磁存儲器、光存儲器或其他類型的存儲器件。處理器702可以包括微處理器、CPU、ASIC、FPGA或其他類型的處理器件，以及此類器件的某些部分或組合。如以上所指出的，本發明的實施例可以用集成電路的方式來實現。在給出的集成電路實現方式中，相同的管芯典型地以重復的方式形成于半導體晶片的表面之上。每個管芯包括在此所描述的掃描測試電路系統，并且可以包括其他的結構或電路。單個管芯被從晶片中切割或分割出(dice)，然后被封裝為集成電路。本領域技術人員應當知道如何分割晶片以及封裝管芯以產生集成電路。這樣制造的集成電路被認為是本發明的一部分。再者，應當強調的是，在此所描述的本發明的實施例希望僅為說明性的。例如，本發明能夠使用眾多其他類型的掃描測試電路系統來實現，與前面結合說明性的實施例來描述的那些相比，該掃描 測試電路系統具有不同類型和布置的掃描器件、門及其他電路元件。在所附權利要求的范圍中的這些及眾多的其他可另選實施例對本領域技術人員而言將是更顯而易見的。
權利要求
1.一種集成電路，包括 掃描測試電路系統；以及 利用所述掃描測試電路系統進行測試的附加電路系統； 所述掃描測試電路系統包括具有多個掃描単元的至少一條掃描鏈，所述掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自至少所述附加電路系統的一部分的功能數據； 其中至少所述掃描鏈中的給定的掃描單元包括配置成在所述掃描移位操作模式中禁用所述掃描単元的功能數據輸出以及在所述功能操作模式中禁用所述掃描単元的掃描輸出的輸出控制電路系統。
2.根據權利要求I所述的集成電路，其中所述給定的掃描單元還包括 功能數據輸入； 掃描輸入； 掃描使能輸入； 復用器，具有與所述功能數據輸入耦接的第一輸入，與所述掃描輸入耦接的第二輸入，以及與所述掃描使能輸入耦接的選擇線；以及 觸發器，具有與所述復用器的輸出耦接的輸入； 所述輸出控制電路系統耦接于所述觸發器的輸出與所述掃描単元的所述功能數據輸出和掃描輸出之間。
3.根據權利要求I所述的集成電路，其中所述輸出控制電路系統可操作用于響應于掃描使能信號處于第一ニ值邏輯電平而禁用所述掃描単元的所述功能數據輸出并啟用所述掃描單元的所述掃描輸出，以及響應于所述掃描使能信號處于第二ニ值邏輯電平而禁用所述掃描単元的所述掃描輸出并啟用所述掃描単元的所述功能數據輸出。
4.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括 第一三態緩沖器，耦接于所述觸發器的輸出與所述掃描単元的所述功能數據輸出之間；以及 第二三態緩沖器，耦接于所述觸發器的輸出與所述掃描単元的所述掃描輸出之間； 其中掃描使能信號被施加于所述第一三態緩沖器和所述第二三態緩沖器中的ー個的控制輸入，并且所述掃描使能信號的互補版本被施加于所述第一三態緩沖器和所述第二三態緩沖器中的另ー個的控制輸入。
5.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括 第一 PMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述觸發器的輸出，以及其漏極耦接至所述掃描単元的所述功能數據輸出； 第一 NMOS晶體管，其柵極耦接至所述掃描使能輸入，其漏極耦接至高電源電位，以及其源極耦接至所述掃描単元的所述功能數據輸出； 第二 PMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述掃描単元的所述掃描輸出，以及其漏極耦接至低電源電位；以及 第二 NMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述掃描単元的所述掃描輸出，以及其漏極耦接至所述觸發器的輸出。
6.根據權利要求5所述的集成電路,其中響應于施加于所述掃描單兀的所述掃描使能輸入的掃描使能信號處于邏輯高電平，所述第一和第二 PMOS晶體管被關斷并且所述第一和第二 NMOS晶體管被導通，使得所述掃描単元的所述功能數據輸出通過經由所述第一PMOS晶體管與所述觸發器的輸出斷開連接而禁用，以及所述掃描単元的所述掃描輸出通過經由所述第二 NMOS晶體管與所述觸發器的輸出連接而啟用。
7.根據權利要求5所述的集成電路，其中響應于施加于所述掃描單元的所述掃描使能輸入的掃描使能信號處于邏輯低電平，所述第一和第二 PMOS晶體管被導通并且所述第一和第二 NMOS晶體管被關斷，使得所述掃描単元的所述功能數據輸出通過經由所述第一PMOS晶體管與所述觸發器的輸出連接而啟用，以及所述掃描単元的所述掃描輸出通過經由所述第二 NMOS晶體管與所述觸發器的輸出斷開連接而禁用。
8.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括邏輯門，所述邏輯門具有與所述觸發器的輸出耦接的第一輸入，與所述掃描単元的所述掃描使能輸入耦接的第二輸入，與所述掃描単元的所述功能數據輸出耦接的第一輸出以及與所述掃描単元的所述掃描輸出耦接的第二輸出。
9.ー種掃描測試集成電路的方法,包括 提供包括具有多個掃描単元的至少一條掃描鏈的掃描測試電路系統，所述掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自至少所述集成電路的附加電路系統的一部分的功能數據； 在所述掃描移位操作模式中禁用至少所述掃描單元中的給定的掃描單元的功能數據輸出；以及 在所述功能操作模式中禁用所述給定的掃描單元的掃描輸出。
10.一種處理系統，包括 處理器；以及 存儲器，與所述處理器耦接并且被配置成存儲表征集成電路設計的信息； 其中所述處理系統被配置成在所述集成電路設計中提供包括具有多個掃描単元的至少一條掃描鏈的掃描測試電路系統，所述掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自至少所述集成電路的附加電路系統的一部分的功能數據； 其中至少所述掃描鏈中的給定的掃描單元包括配置成在所述掃描移位操作模式中禁用所述掃描単元的功能數據輸出以及在所述功能操作模式中禁用所述掃描単元的掃描輸出的輸出控制電路系統。
全文摘要
本發明涉及用于集成電路測試的低功率且面積優化的掃描單元。一種集成電路包括掃描測試電路系統以及使用該掃描測試電路系統來進行測試的附加電路系統。掃描測試電路系統包括具有多個掃描單元的至少一條掃描鏈，該掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自附加電路系統的至少一部分的功能數據。至少掃描鏈的掃描單元中的給定的掃描單元包括配置成在掃描移位操作模式中禁用掃描單元的功能數據輸出以及在功能操作模式中禁用掃描單元的掃描輸出的輸出控制電路系統。
文檔編號G01R31/3185GK102692599SQ20111041567
公開日2012年9月26日 申請日期2011年12月13日 優先權日2011年3月25日
發明者P·克里施納莫斯, P·庫瑪, P·邁德哈尼, R·C·泰庫瑪拉 申請人:Lsi公司