專利名稱：掃描鏈異步復位寄存器復位端口處理方法
技術領域：
本發明涉及掃描鏈復位信號處理技術領域，特別是一種掃描鏈異步復位寄存器復位端口處理方法。
背景技術：
在結構稍微復雜的芯片中，對于片內的所有寄存器，復位信號一般存在同步復位及異步復位的方式，如圖ι所示。圖中的FF21到FF2n表示同步復位的寄存器組；FFll到 FFln表示異步復位，且復位信號由外部復位信號控制的寄存器組；FF31到FF3n表示異步復位，且復位信號由片內組合邏輯產生的寄存器組。對于上述電路，要插入掃描鏈，必須對所有的復位信號進行統一的處理。在做掃描鏈插入時，為了使得處于測試模式下的芯片的所有寄存器復位端口可控，現有技術一般采用額外增加IO的方法，用TEST_M0DE信號通過一個MUX來區分正常工作模式和測試模式，與申請號為“201010547485. 8”的中國專利所描述的時鐘復用處理方法類似，如圖2所示。圖中所示方法為在寄存器前面加上一個選擇器，用TEST_M0DE信號控制 MUX。當芯片處于測試模式，通過TEST_M0DE信號可以控制每個寄存器的復位端口，從而實現在掃描工作模式下的掃描鏈寄存器的復位端全部可控，避免在掃描工作過程中出現寄存器被復位的情況。當芯片處于正常的功能工作模式，通過TEST_M0DE信號可以控制選擇器輸出組合邏輯的邏輯值，從而實現在正常功能模式下的復位可以按照設計要求進行，不影響正常工作模式的功能。但是，對于較復雜及面積要求較苛刻的芯片，采用上述方法片內導線增加較多，會給后端版圖帶來一定困難，可能會導致某些信號線不好布通。
發明內容
本發明的目的在于提供一種掃描鏈異步復位寄存器復位端口處理方法，該方法不僅可減少內部導線，對后端布線有利，且無需額外增加測試復位端口，可減小芯片面積。本發明的技術方案是一種掃描鏈異步復位寄存器復位端口處理方法，包括異步復位且復位信號由組合邏輯電路產生的寄存器組，其特征在于在各寄存器與相對應的組合邏輯電路之間設置一或門，所述或門的一輸入端與所述組合邏輯電路相連接，另一輸入端輸入一模式選擇信號，所述或門的輸出端接至所述寄存器的復位端。本發明的有益效果是在保證掃描鏈正常工作及測試覆蓋率的基礎上，提出一種對掃描鏈寄存器復位端口處理的方法，與現有技術相比，所增加的內部導線較少，對后端布線有利，插入掃描鏈時無需額外增加芯片10，可減小面積，對任何需要插入掃描鏈的芯片適用，具有廣闊的市場應用前景。下面結合附圖及具體實施例對本發明作進一步的詳細說明。
圖1是現有技術中片內同步復位及異步復位寄存器組的結構示意圖。
圖2是現有技術中掃描鏈寄存器復位端口處理方法示意圖。圖3是本發明實施例中掃描鏈異步復位寄存器復位端口處理方法示意圖。
具體實施例方式本發明的掃描鏈異步復位寄存器復位端口處理方法，如同3所示，包括異步復位且復位信號由組合邏輯電路產生的寄存器組FF31到FF3n，在各寄存器與相對應的組合邏輯電路之間設置一或門，所述或門的一輸入端與所述組合邏輯電路相連接，另一輸入端輸入一模式選擇信號TEST_M0DE，所述或門的輸出端接至所述寄存器的復位端。上述模式選擇信號TEST_M0DE輸出為1時，芯片工作在掃描鏈模式，所述控制信號 TEST_M0DE輸出為0時，芯片工作在正常功能模式。如圖3所示，把TEST_M0DE信號與組合邏輯的輸出信號進行求邏輯或運算，再把或門的輸出直接連接到寄存器的復位端，從而實現芯片在掃描模式和正常工作模式的兼容， 分析如下
假設TEST_M0DE信號為1時芯片工作在掃描鏈模式，為0時芯片工作在正常功能模式。 當芯片工作在掃描模式，則組合邏輯的輸出信號與TEST_M0DE信號作邏輯或運算后，輸出恒為1，就實現寄存器的復位端在測試模式下面恒為1，從而實現可控；當芯片工作在正常功能模式，則TEST_M0DE信號恒為0，組合邏輯輸出信號與0進行組合或運算后，或門的輸出信號保持與組合邏輯輸出值一致，從而實現了測試模式和掃描模式的兼容。根據不同工藝廠家的庫不同，對寄存器的復位端口的電瓶可能不同，此時可以切換TEST_M0DE信號來改變高低電瓶所對應的工作模式，或者用其他的門電路代替或門，也可以獲得與上述分析同樣的效果。產品的使用包括以下兩種方式 第一種使用方式
1)在RTL代碼的頂層增加scanjiiode輸入端，按照本發明原理，把scanjiiode信號與功能模式下的復位端口通過HDL語言連接好電路；
2)在邏輯綜合過程中，需要單獨把新增加的門電路設置為dontjouch屬性；
3)配置掃描鏈端口時，把測試用復位信號配置到復用端口，其它步驟與傳統方法相同。第二種使用方式
1)在RTL代碼的頂層增加scanjiiode輸入端，相應的IO單元設置為dontjouch屬性；
2)進行邏輯綜合，得到網表文件后，按照本發明的原理，在保證邏輯功能一致的基礎上，對網表進行修改，把scanjiiode信號與功能模式下的復位端口按照本發明原理，使用與網表一致的HDL語言增加相應的門電路，連接好電路；
3)配置掃描鏈端口時，把測試用的復位信號都配置到復用端口，其它步驟與傳統方法相同。以上是本發明的較佳實施例，凡依本發明技術方案所作的改變，所產生的功能作用未超出本發明技術方案的范圍時，均屬于本發明的保護范圍。
權利要求
1.一種掃描鏈異步復位寄存器復位端口處理方法，包括異步復位且復位信號由組合邏輯電路產生的寄存器組，其特征在于在各寄存器與相對應的組合邏輯電路之間設置一或門，所述或門的一輸入端與所述組合邏輯電路相連接，另一輸入端輸入一模式選擇信號，所述或門的輸出端接至所述寄存器的復位端。
2.根據權利要求1所述的掃描鏈異步復位寄存器復位端口處理方法，其特征在于所述模式選擇信號輸出為1時，芯片工作在掃描鏈模式，所述控制信號輸出為0時，芯片工作在正常功能模式。
全文摘要
本發明涉及掃描鏈復位信號處理技術領域，特別是一種掃描鏈異步復位寄存器復位端口處理方法，包括異步復位且復位信號由組合邏輯電路產生的寄存器組，其特征在于在各寄存器與相對應的組合邏輯電路之間設置一或門，所述或門的一輸入端與所述組合邏輯電路相連接，另一輸入端輸入一模式選擇信號，所述或門的輸出端接至所述寄存器的復位端。該方法不僅可減少內部導線，對后端布線有利，且無需額外增加測試復位端口，可減小芯片面積。
文檔編號G01R31/3183GK102495356SQ201110388659
公開日2012年6月13日 申請日期2011年11月30日 優先權日2011年11月30日
發明者何明華, 陳傳東 申請人:福州大學