專利名稱：測試模式設定電路的制作方法
技術領域：
本發明涉及在半導體裝置的測試模式時設定多個模式的測試模式設定電路。
背景技術：
對以往的測試模式設定電路進行說明。圖9是表示以往的測試模式設定電路的圖。這里，除了被輸入測試信號TEST的測試端子以外，都是在通常狀態下使用的端子。當將測試信號TEST控制為高電平時，半導體裝置從通常模式轉移到測試模式。之后，輸入信號INPUT 1 INPUT 3分別被輸入到鎖存器31 33。輸入信號INPUT 1 INPUT 3是用于設定測試模式時的多個模式的信號。這里，當復位信號RESET成為高電平時，鎖存器31 33被解除復位，鎖存器31 33進行鎖存動作。也就是說，鎖存器31 33分別對輸入信號INPUT 1 INPUT 3進行鎖存而輸出。基于3比特的鎖存器31 33的輸出信號， 解碼器34輸出7比特的測試模式信號TM 1 TM 7。另外，當鎖存器31 33的輸出信號都是低電平時，測試模式信號TM 1 TM 7也都被控制為低電平(例如，參照專利文獻1)。如上所述，以往的測試模式設定電路將通常狀態下使用的復位端子和輸入端子統一起來而使用，從而不需要測試用的端子，因此能夠降低制造成本。專利文獻1日本特開2003-185706號公報但是，在以往的測試模式設定電路中，為了設定測試模式，需要測試端子、復位端子以及多個輸入端子。對于一些半導體裝置而言，有時在通常狀態下所需的端子數并沒有那么多。例如是具有電源端子、輸入端子、輸出端子的4端子半導體裝置等。對于這樣的半導體裝置而言，如果利用以往的測試模式設定電路，則端子數不足，因此為了設定測試模式而需要增加端子。
發明內容
本發明正是鑒于上述問題而完成的，提供一種端子數少的測試模式設定電路。本發明為了解決上述問題而提供一種測試模式設定電路，其控制半導體裝置的測試模式，其特征在于，該測試模式設定電路具有具有第1閾值電壓的第1檢測器，其輸入端子與測試端子連接；具有第2閾值電壓的第2檢測器，其輸入端子與所述測試端子連接；以及邏輯電路，其第1輸入端子與所述第1檢測器的輸出端子連接，第2輸入端子與所述第2 檢測器的輸出端子連接，該邏輯電路根據所述第1檢測器及第2檢測器的輸出信號，控制所述半導體裝置的測試模式，在所述測試端子的電壓從第1電源的電壓超過所述第1檢測器的第1閾值電壓時，所述邏輯電路被解除復位，將所述半導體裝置設定為測試模式，在所述半導體裝置處于測試模式時，當所述測試端子的電壓超過所述第2檢測器的第2閾值電壓時，所述邏輯電路對所述測試模式的模式設定進行切換控制。根據本發明的測試模式設定電路，在控制半導體裝置的測試模式的測試端子上， 設置有低閾值電壓的檢測器和高閾值電壓的檢測器，通過低閾值電壓的檢測器來解除邏輯電路的復位，通過高閾值電壓的檢測器對測試模式進行切換控制，因此，測試端子、復位端子和測試模式控制端子是共用的，能夠大幅減少端子數。
圖1是表示第1實施方式的測試模式設定電路的電路圖。圖2是表示第1實施方式的測試模式設定電路的各節點的電壓的時序圖。圖3是表示第2實施方式的測試模式設定電路的電路圖。圖4是表示第2實施方式的測試模式設定電路的各節點的電壓的時序圖。圖5是表示第3實施方式的測試模式設定電路的電路圖。圖6是表示第3實施方式的測試模式設定電路的各節點的電壓的時序圖。圖7是表示第4實施方式的測試模式設定電路的電路圖。圖8是表示第4實施方式的測試模式設定電路的各節點的電壓的時序圖。圖9是表示以往的測試模式設定電路的電路圖。符號說明11、21 高閾值反相器；12、22 低閾值反相器；14、24 邏輯電路；16、26、31、32、33 鎖存器；23 計數器；34 解碼器。
具體實施例方式以下，參照附圖來說明本發明的實施方式。<第1實施方式>圖1是表示第1實施方式的測試模式設定電路的電路圖。第1實施方式的測試模式設定電路具有高閾值反相器11、低閾值反相器12、邏輯電路14、測試端子以及第1 第3輸出端子。高閾值反相器11的輸入端子與測試模式設定電路的測試端子連接，輸出端子與邏輯電路14的第1輸入端子連接。低閾值反相器12的輸入端子與測試模式設定電路的測試端子連接，輸出端子與邏輯電路14的復位端子連接。邏輯電路14的第1 第3輸出端子分別與測試模式設定電路的第1 第3輸出端子連接。這里，在半導體裝置以通常模式工作時，通向測試端子的測試信號T被控制為比低閾值電壓VthL低的電壓。在半導體裝置在測試模式中設定模式時，測試信號T的振幅被控制在電源電壓VDD、與高閾值電壓VthH和低閾值電壓VthL之間的電壓之間。高閾值反相器11具有高閾值電壓VthH。低閾值反相器12具有比高閾值電壓VthH低的低閾值電壓 VthL0邏輯電路14根據信號Bl及復位信號RST來設定半導體裝置的模式。接著，對測試模式設定電路的動作進行說明。圖2是表示第1實施方式的測試模式設定電路的各節點的電壓的時序圖。這里，設高電平的信號為“1”、低電平的信號為“0”。測試信號T被輸入到測試模式設定電路的測試端子。在半導體裝置以通常模式工作時，測試信號T被控制為比低閾值反相器12的低閾值電壓VthL低的電壓。在半導體裝置以測試模式工作時，測試信號T的振幅被控制在電源電壓VDD與中間電壓(VDD/2)之間。[通常模式時的動作]測試信號T被控制為比低閾值電壓VthL低的電壓。由此， 通過高閾值反相器11，信號Bl成為高電平，通過低閾值反相器12，復位信號RST也成為高電平。這里，在(復位信號RST) = ( “1”)時，邏輯電路14以(信號VI、信號V2、信號V3) =(“0”、“0”、“1”)的方式工作。通過低電平的信號Vl V2以及高電平的信號V3，半導體裝置以通常模式工作。[測試模式時的動作]當測試信號T變為比低閾值電壓VthL高時，復位信號RST 下降，半導體裝置從通常模式轉移到測試模式。當測試信號T變為比高閾值反相器11的高閾值電壓VthH高時，信號Bl成為低電平。當測試信號T變為比高閾值電壓VthH低時，信號Bl成為高電平。這里，在(信號Bi、復位信號RST) = ( “0”、“0”)時，邏輯電路14以 (信號VI、信號V2、信號V3) = ( “1”、“0”、“0”)的方式工作。通過高電平的信號Vl及低電平的信號V2 V3，將半導體裝置設定為以模式1的測試模式工作。此時，例如對半導體裝置的外部連接端子的電壓進行測試。另外，在(信號Bi、復位信號RST) = ( “1”、“0”)時，邏輯電路14以(信號VI、 信號V2、信號V3) = ( “0”、“1”、“0”)的方式工作。通過低電平的信號VI、高電平的信號 V2和低電平的信號V3，將半導體裝置設定為以模式2的測試模式工作。在測試模式時的工作中，模式1 2被交替重復設定。例如，設半導體裝置是對從外部施加的施加電壓與設定電壓進行比較，并根據比較結果使輸出電壓反轉的檢測器IC。 這里，將設定電壓控制為逐漸變高，在測試模式時的第3次的模式1中，將設定電壓被控制為成為施加電壓。此時，如果檢測器IC的輸出電壓反轉，則判斷為檢測器IC的工作正常。根據如上所述的第1實施方式的測試模式設定電路，在半導體裝置以通常模式工作時，通向測試端子的測試信號T被控制為比低閾值電壓VthL低的電壓，該測試信號T被用作復位信號，因此不需要復位信號輸入用的復位端子。另外，在半導體裝置以測試模式工作時，通過將測試信號T控制在高閾值電壓 VthH的上下來設定測試模式，因此，也不需要模式設定用的輸入端子。另外，可對各信號中的高電平或低電平的邏輯進行恰當的設計。例如也可以是在半導體裝置以通常模式工作時，將測試信號T控制為比高閾值反相器11的高閾值電壓VthH 高的電壓，在半導體裝置以測試模式工作時，將測試信號T的振幅控制在接地電壓VSS與中間電壓(VDD/幻之間。另外，雖然是將測試模式下的測試信號T的振幅下限設為中間電壓(VDD/2)而進行了說明，但也可以是高閾值電壓VthH與低閾值電壓VthL之間的電壓。另外，雖然將高閾值反相器11和低閾值反相器12用于測試端子而進行了說明，但不限于此，只要是具有高閾值電壓的高閾值檢測器和具有低閾值的低閾值檢測器即可。例如，也可以由用于設定閾值電壓的基準電壓電路和比較器構成。也就是說，高閾值反相器11 是高閾值檢測器的一例，低閾值反相器12是低閾值檢測器的一例。<第2實施方式>圖3是表示第2實施方式的測試模式設定電路的電路圖。第2實施方式的測試模式設定電路具有高閾值反相器11、低閾值反相器12、邏輯電路14、反相器15、鎖存器16、反相器17、測試端子以及第1 第3輸出端子。反相器15的輸入端子與高閾值反相器11的輸出端子連接。鎖存器16的設置端子與反相器15的輸出端子連接，復位端子與低閾值反相器12的輸出端子連接，輸出端子與反相器17的輸入端子連接。反相器17的輸出端子與邏輯電路14的復位端子連接。這里，當測試信號T變為比低閾值電壓VthL高時，鎖存器16被解除復位。之后， 當測試信號T變為比高閾值電壓VthH高時，對鎖存器16進行設置，從而使半導體裝置轉移到測試模式。接著，對測試模式設定電路的動作進行說明。圖4是表示各電壓的時序圖。在第1實施方式中，復位信號RST的下降定時是測試信號T成為比低閾值電壓 VthL高的時刻。而在第2實施方式中，復位信號RST的下降定時是測試信號T成為比高閾值電壓VthH高的時刻。也就是說，當測試信號T變為比高閾值電壓VthH高時，復位信號 RST下降，半導體裝置從通常模式轉移到測試模式。具體地講，當測試信號T變為比低閾值電壓VthL高時，低閾值反相器12的輸出信號成為低電平，鎖存器16被解除復位。之后，當測試信號T變為比高閾值電壓VthH高時，高閾值反相器11的輸出信號成為低電平，反相器 15的輸出信號成為高電平，對鎖存器16進行設置。于是，鎖存器16的輸出信號成為高電平，復位信號RST成為低電平。這里，在(復位信號RST) = (“1”)時，與第1實施方式相同，邏輯電路14以(信號VI、信號V2、信號V3) = ( “0”、“0”、“1”)的方式工作。由此，伴隨復位信號RST的下降定時的變更，信號Vl V3的波形也發生變更。根據如上所述的第2實施方式的測試模式設定電路，不是當測試信號T比低閾值電壓VthL高時而是當測試信號T變為比高閾值電壓VthH高時，復位信號RST下降，半導體裝置從通常模式轉移到測試模式。這樣，由于高閾值電壓VthH比低閾值電壓VthL高，因此半導體裝置很難轉移到測試模式。由此，半導體裝置不容易因測試信號T中的噪聲等原因而錯誤地轉移到測試模式，因此半導體裝置不容易發生誤動作。<第3實施方式>圖5是表示第3實施方式的測試模式設定電路的電路圖。第3實施方式的測試模式設定電路具有高閾值反相器21、低閾值反相器22、計數器23以及邏輯電路M。高閾值反相器21的輸入端子與測試模式設定電路的測試端子連接，輸出端子與計數器23的時鐘端子連接。低閾值反相器22的輸入端子與測試模式設定電路的測試端子連接，輸出端子與計數器23及邏輯電路M的復位端子連接。邏輯電路M的第1 第2輸入端子分別與計數器23的第1 第2輸出端子連接，第1 第5輸出端子分別與測試模式設定電路的第1 第5輸出端子連接。這里，在半導體裝置以通常模式工作時，通向測試端子的測試信號T被控制為比低閾值電壓VthL低的電壓。在半導體裝置以測試模式工作時，測試信號T的振幅被控制在電源電壓VDD與中間電壓(VDD/2)之間。高閾值反相器21具有高閾值電壓VthH。低閾值反相器22具有比高閾值電壓VthH低的低閾值電壓VthL。計數器23對通向時鐘端子的時鐘信號CLK進行計數。邏輯電路M根據復位信號RST及信號Bl B2，設定半導體裝置的模式。
接著，對測試模式設定電路的動作進行說明。圖6是表示第3實施方式的測試模式設定電路的各節點的電壓的時序圖。[通常模式時的動作]測試信號T被控制為比低閾值電壓VthL低的電壓。由此， 通過高閾值反相器21，時鐘信號CLK成為高電平，通過低閾值反相器22，復位信號RST也成為高電平。這里，在(復位信號RST) = ( “1”)時，計數器23以(信號Bi、信號B2)= (“1”、“1”)的方式工作。另外，邏輯電路對以(信號VI、信號V2、信號V3、信號V4、信號 V5) = ( “0”、“0”、“0”、“0”、“1”)的方式工作。通過低電平的信號Vl V4以及高電平的信號V5，半導體裝置以通常模式工作。[測試模式時的動作]當測試信號T變為比低閾值電壓VthL高時，復位信號RST 下降，半導體裝置從通常模式轉移到測試模式。當測試信號T變為比高閾值反相器11的高閾值電壓VthH高時，時鐘信號CLK成為低電平。當測試信號T變為比高閾值電壓VthH低時，時鐘信號CLK成為高電平。計數器23直接將該時鐘信號CLK作為Bl輸出。另外，計數器23對該時鐘信號CLK進行分頻而作為信號B2輸出。這里，在(信號B2、信號Bi、復位信號RST) = ( “0”、“0”、“0”)時，邏輯電路M以(信號VI、信號V2、信號V3、信號V4、信號V5) = ( “1”、“0”、“0”、“0”、“0”)的方式工作。通過高電平的信號Vl及低電平的信號 V2 V5，半導體裝置被設定為以模式1的測試模式工作。此時，通過對半導體裝置的外部連接端子的電壓進行測試來對該模式1的測試模式時的半導體裝置進行測試。另外，在(信號B2、信號Bi、復位信號RST) = (“0，，、“ 1，，、“0，，)時，邏輯電路24以 (信號VI、信號V2、信號V3、信號V4、信號V5) = ( “0”、“1”、“0”、“0”、“0”)的方式工作。 通過低電平的信號VI、高電平的信號V2和低電平的信號V3 V5，將半導體裝置設定為以模式2的測試模式工作。另外，在(信號B2、信號Bi、復位信號RST) = (“1”、“0”、“0”)時，邏輯電路24以 (信號VI、信號V2、信號V3、信號V4、信號V5) = ( “0”、“0”、“1”、“0”、“0”)的方式工作。
通過低電平的信號Vl V2、高電平的信號V3和低電平的信號V4 V5，將半導體裝置設定為以模式3的測試模式工作。另外，在(信號B2、信號Bi、復位信號RST) = (“ 1，，、“ 1，，、“0，，)時，邏輯電路24以 (信號VI、信號V2、信號V3、信號V4、信號V5) = ( “0”、“0”、“0”、“1”、“0”)的方式工作。
通過低電平的信號Vl V3、高電平的信號V4和低電平的信號V5，將半導體裝置設定為以模式4的測試模式工作。根據以上方式，在測試模式時，在第1 第2實施方式中，設定了兩個模式，而在第 3實施方式中，能夠設定三個以上的模式。另外，在圖5中，通過準備2比特的對邏輯電路M進行控制的信號Bl B2，由此準備4個測試模式時的模式。不過，未作圖示，也可以準備3比特的對邏輯電路M進行控制的信號，從而準備8個測試模式時的模式。另外，在圖6中，基于信號Bl和對信號Bl進行分頻而生成的信號B2來準備4個測試模式時的模式。此時，在信號Bl的半個周期中，設定測試模式時的1個模式。不過，未作圖示，也可以基于信號B2和對信號B2進行分頻而生成的信號B3來準備4個測試模式時的模式。此時，在信號B2的半個周期、即信號Bl的1個周期中，設定測試模式時的1個模式。根據這種方式，在測試模式時的各模式中，存在測試信號T成為電源電壓VDD的時刻。由此，能夠在測試信號T不是中間電壓(VDD/幻而成為電源電壓VDD時，對半導體裝置進行測試，因此能夠實施穩定的測試。<第4實施方式>圖7是表示第4實施方式的測試模式設定電路的電路圖。第4實施方式的測試模式設定電路是在第3實施方式的測試模式設定電路中增加了反相器25、鎖存器沈以及反相器27。反相器25的輸入端子與高閾值反相器21的輸出端子連接。鎖存器沈的設置端子與反相器25的輸出端子連接，復位端子與低閾值反相器22的輸出端子連接，輸出端子與反相器27的輸入端子連接。反相器27的輸出端子與計數器23及邏輯電路M的復位端子連接。接著，對測試模式設定電路的動作進行說明。圖8是表示第4實施方式的測試模式設定電路的各節點的電壓的時序圖。在第3實施方式中，復位信號RST的下降定時是測試信號T變為比低閾值電壓 VthL高的時刻。而在第4實施方式中，復位信號RST的下降定時是測試信號T變為比高閾值電壓VthH高的時刻。也就是說，當測試信號T變為比高閾值電壓VthH高時，復位信號 RST下降，半導體裝置從通常模式轉移到測試模式。這里，在(復位信號RST) = (“1”)時，與第3實施方式相同，邏輯電路M以(信號VI、信號V2、信號V3、信號V4、信號V5) = ( “0”、“0”、“0”、“0”、“ 1)的方式工作。由此， 伴隨復位信號RST的下降定時的變更，信號Vl V5的波形也發生變更。
權利要求
1.一種測試模式設定電路，其控制半導體裝置的測試模式，其特征在于，該測試模式設定電路具有具有第1閾值電壓的第1檢測器，其輸入端子與測試端子連接； 具有第2閾值電壓的第2檢測器，其輸入端子與所述測試端子連接；以及邏輯電路，其第1輸入端子與所述第1檢測器的輸出端子連接，第2輸入端子與所述第 2檢測器的輸出端子連接，該邏輯電路根據所述第1檢測器及第2檢測器的輸出信號，控制所述半導體裝置的測試模式，在所述測試端子的電壓從第1電源的電壓超過所述第1檢測器的第1閾值電壓時，所述邏輯電路被解除復位，將所述半導體裝置設定為測試模式，在所述半導體裝置處于測試模式的情況下，當所述測試端子的電壓超過所述第2檢測器的第2閾值電壓時，所述邏輯電路對所述測試模式的模式設定進行切換控制。
2.根據權利要求1所述的測試模式設定電路，其特征在于，該測試模式設定電路具有鎖存器，該鎖存器連接在所述第1檢測器的輸出端子與所述邏輯電路的第1輸入端子之間，在所述測試端子的電壓從第1電源的電壓超過所述第1檢測器的第1閾值電壓時，所述鎖存器被解除復位，在所述測試端子的電壓進一步超過所述第2檢測器的第2閾值電壓時，對所述鎖存器進行設置，解除所述邏輯電路的復位。
3.—種測試模式設定電路，其控制半導體裝置的測試模式，其特征在于，該測試模式設定電路具有具有第1閾值電壓的第1檢測器，其輸入端子與測試端子連接； 具有第2閾值電壓的第2檢測器，其輸入端子與所述測試端子連接； 計數器，其時鐘端子與所述第2檢測器的輸出端子連接，復位端子與所述第1檢測器的輸出端子連接，該計數器對輸入到所述時鐘端子的信號進行計數；以及邏輯電路，其復位端子與所述第1檢測器的輸出端子連接，輸入端子與所述計數器的輸出端子連接，該邏輯電路根據所述第1檢測器及所述計數器的輸出信號，控制所述半導體裝置的測試模式，在所述測試端子的電壓從第1電源的電壓超過所述第1檢測器的第1閾值電壓時，所述計數器及所述邏輯電路被解除復位，將所述半導體裝置設定為測試模式，在所述半導體裝置處于測試模式時，所述計數器輸出基于所述第2檢測器輸出的信號的信號，所述邏輯電路根據所述計數器輸出的信號，對所述測試模式的模式設定進行切換控制。
4.根據權利要求3所述的測試模式設定電路，其特征在于，該測試模式設定電路具有鎖存器，該鎖存器連接在所述第1檢測器的輸出端子與所述計數器和所述邏輯電路的復位端子之間，在所述測試端子的電壓從第1電源的電壓超過所述第1檢測器的第1閾值電壓時，所述鎖存器被解除復位，在所述測試端子的電壓進一步超過所述第2檢測器的第2閾值電壓時，對所述鎖存器進行設置，解除所述計數器和所述邏輯電路的復位。
全文摘要
本發明提供一種端子數少的測試模式設定電路。該測試模式設定電路構成為在控制半導體裝置的測試模式的測試端子上，設置有低閾值電壓的檢測器和高閾值電壓的檢測器，通過低閾值電壓的檢測器來解除邏輯電路的復位，通過高閾值電壓的檢測器對測試模式進行切換控制。因此，測試端子、復位端子和測試模式控制端子是共用的，能夠大幅減少端子數。
文檔編號G01R31/28GK102478627SQ201110375689
公開日2012年5月30日 申請日期2011年11月23日 優先權日2010年11月24日
發明者五十嵐敦史, 杉浦正一 申請人:精工電子有限公司