專利名稱：一種等離子體環境的電荷測試方法和測試系統的制作方法
技術領域：
本發明屬于微電子機械系統(MEMQ和集成電路IC(CMC)Q加工工藝領域，涉及等離子體工藝的實時監控，特別涉及對等離子體工藝過程中的電荷狀態進行實時監控的方法，及其涉及的采用MEMS與CMOS集成制作的芯片和測試系統，特別應用在含有低溫離子體的工藝中監控電荷以及均勻性。
背景技術：
等離子體(plasma)是物質在高溫或者特定激勵下的一種物質形態，是除固體、液態和氣態以外，物質的第四態。等離子體由離子、電子以及未電離的中性粒子的集合組成， 整體呈中性的物質狀態。等離子體可分為高溫和低溫等離子體。低溫等離子體被廣泛應用在微電子加工領域。隨著集成電路的發展，遵循摩爾定律，電路的線寬越來越小，干法的等離子加工技術給器件的精細化和高密度化提供了可能。此外，等離子體技術還被廣泛應用 MEMS領域，用于薄膜的化學氣相淀積(CVD)和物理氣相淀積(PVD)，薄膜的摻雜和改性，以及圖形化。對于不同的加工目的，對等離子體的特性要求也完全不同。無論哪種等離子體加工技術，都要求等離子體有足夠高的電子和離子濃度，以及合適的電子溫度。為了獲得較大的面積和均勻淀積薄膜，或者獲得較大面積的均勻刻蝕圖形，還要求等離子體有足夠好的均勻性。目前等離子體工藝中，高密度等離子體(HDP)源使用的越來越多，但到基片表面是自由基還是離子可以用設備控制，而電荷的能量、分布以及數量卻無法通過設備控制。為了提高工藝質量，監測等離子體內部電荷的分布是非常重要的。除了工藝質量的要求，由于等離子體損傷(Plasma damage)的存在，更加劇了對了解等離子體內部電荷行為的要求。等離子體工藝有很多優勢，但隨著器件尺寸的減小產生了一個日益嚴重的問題等離子體致損傷。由于等離子加工工藝中電荷積累會導致MOS器件性能退化，嚴重影響器件可靠性。為了減少等離子體損傷，目前有調整工藝參數、加入保護二極管等方法。但是想要從根本上解決器件性能退化的問題，就需要控制等離子體內電荷的種類和數量，那么在等離子工藝過程中對電荷量進行實時檢測隨著器件尺寸縮小變得越來越迫切。等離子體工藝設備是否能滿足要求，對等離子體工藝參數進行有效提取依賴于一些診斷方法。常用等離子體特性診斷方法包括靜電探針、質譜法、光譜法以及激光誘導熒光法等。這些方法各有利弊，有些只用于原子性氣體等離子體，有的用于分子性氣體等離子體，這些方法需要相互配合使用。也有一些可用于檢測等離子體致損傷的方法和結構，結構吸收等離子體后測試器件IV特性變化以檢測損傷，間接的調整工藝參數。這類方法是破壞性的，不能重復利用。綜上，我們既想要了解等離子體內電荷的分布，又想得到電荷在每個像素點上的積累量，現有技術不能完全滿足測試需求。
發明內容
本發明的目的在于提出一種對等離子體環境中的電荷進行實時監測的芯片及測試方法，通過實時監測等離子體加工腔體內電荷量及其分布，為調整工藝參數提供一個參考，并且所述芯片可以根據需要重復使用。在本發明的第一方面，提供了一種可用于實時監控等離子體環境的電荷檢測芯片，該芯片包括一個基片和集成于基片之上的由若干個測試單元組成的陣列，每個測試單元又包括下極板、雙材料梁、壓阻和MOS開關，其中下極板位于基片之上；雙材料梁懸于下極板上方，由形狀相同但膨脹系數不同的兩層材料構成，下層為結構層，上層為金屬層；雙材料梁的形狀呈中心對稱，中部為一個大面積靶平板，該大面積靶平板平行于下極板，通過支撐梁與基片上的錨點連接；壓阻嵌在一支撐梁與錨點相連一端的結構層中；MOS開關的漏端通過弓I線連接雙材料梁的金屬層。上述雙材料梁的形狀可以是多種多樣的，分為大面積靶平板和支撐梁兩種功能部分，其中位于中心的大面積靶平板位可以為圓形、矩形、菱形等中心對稱的形狀，支撐梁可以為直線、折線、T型等形狀。
圖1給出了幾種可選擇的雙材料梁的形狀，但本領域的技術人員可以理解，能實現本發明功能的芯片的雙結構梁并不限于這幾種形狀。在本發明的一個實施例中，參見圖1的(e)，雙材料梁的形狀呈“亞”字狀，由兩個T型的支撐梁和一個矩形的大面積靶平板組成，即在兩根平行長梁之間是一個矩形的大面積靶平板，在其平行于長梁的兩條邊的中心處各伸出一根短梁，通過短梁分別連接兩根長梁的中心；長梁的兩端通過錨點固定在基片上，使雙材料梁懸空在基片之上。上述電荷檢測芯片中，負責探測外界環境變化任務的功能部件是雙材料梁。一方面，雙材料梁由兩種熱膨脹系數不同的材料組成。當外界溫度持續升高，兩種材料會迅速升溫。由于熱膨脹，材料本身產生應力，使材料的固有特性發生改變，此固有特性包括彈性模量和諧振頻率等。于此同時，兩種材料的熱膨脹系數不同，造成應力失配，導致雙材料梁的一側被拉伸，另一測被壓縮，整個梁發生彎曲。利用這個原理，就可以建立溫度變化和雙材料梁形變的關系，實現對外界溫度的測量。另一方面，雙材料梁的金屬層用來接收電荷，并通過引線連接到MOS開關的漏端(drain)，M0S開關的源端(source)通過引線接地，MOS開關的狀態由柵(gate)控制。當MOS開關開啟時，電荷通過溝道泄放到地。此時雙材料梁上無電荷積累，梁的應變主要受溫度影響(其他影響很小，忽略不計)。當MOS開關閉合時，電荷無法離開雙材料梁的金屬極板(即雙材料梁中部的大面積靶平板的上層金屬)，金屬極板的作用相當于一個電荷接收天線。當電荷在金屬極板上積累，會使下極板由于靜電感應的作用而產生感應電荷。金屬極板(即上極板)和下極板帶著電量相等、電性相反的電荷， 于是它們之間出現閉合的電場線，上下極板相互吸引，使雙材料梁發生形變。此時，梁的應變同時受溫度和靜電力的影響。MOS管的開關狀態切換速度可以達到ns量級，可以認為在此時間內梁的溫度沒有發生改變，改變的只有梁上積累的電荷量。通過計算MOS管開態和關態時壓阻的阻值變化，就可以排除溫度的影響，從而得到梁上積累的電荷量。也就是說， MOS開關開啟的步驟用于溫度校準，排除溫度的影響，起到一個定標的作用。雙材料梁的形變可以用多種方法實現讀出，大致可分為光學和電學讀出兩種方式。光學的方法比較準確，但是需要復雜的光學系統，且光路一旦確定就難以改變，很容易受到外界環境的干擾。而電學讀出的方法很多，各有利弊。本發明選擇通過壓阻效應來體現雙材料梁的形變。壓阻效應是指當壓阻受到力的作用后，電阻率發生變化。當雙材料梁發生形變時，嵌入梁中的壓阻會受到力的作用，其電阻率發生變化，將壓阻連接一個測試電路，通過測試電路就可以得到正比于力變化的電信號輸出。由于MOS開關持續工作在漏端接高壓的環境下，同時柵上帶有復雜的金屬互聯， 金屬互聯接收了電荷之后容易引起柵氧擊穿，使MOS管失效。所以，本發明優選采用長溝 MOS器件作為MOS開關，以及增加一個保護二極管，MOS開關的柵極通過保護二極管接地。保護二極管一端接在MOS開關的柵極，另一端接地，通常的做法是將保護二極管接在MOS開關的柵上，把電荷引導到基片上，基片接地。長溝MOS器件和保護二極管的設計起到保護MOS 開關的作用。長溝MOS器件較常規的MOSFET能承受更高的偏壓。如果片臺上的自偏壓過高，可以選用高壓MOS器件，制作方法可參考相關文獻，這里不加贅述。上述電荷檢測芯片中，所述雙材料梁的結構層優選使用絕緣材料，可以是氮化硅、 氧化硅或者多晶硅，優選為低應力氮化硅，其熱膨脹系數為4X10_6/K，金屬的熱膨脹系數一般在(10 20) X 10_6/Κ，兩種材料的熱膨脹系數差異很大，可以提高器件的靈敏度。進一步的，可以在基片上設置兩個錨點平臺，雙材料梁架在兩個錨點平臺之間，支撐梁與錨點平臺固定連接。CMOS器件(M0S開關和保護二極管)可以安置在平臺上，錨點平臺上還可以制作多個通孔用于分層布線。上述雙材料梁可以對稱地在支撐梁靠近錨點的部位開孔，讓應力在孔附近更加集中，該孔稱為應力集中孔。為了獲得最大的靈敏度，可將壓阻設計為U形，環繞應力集中孔放置，嵌入結構層中，U形壓阻的兩端通過引線連接測試電路。所述測試電路可以是一個惠斯通電橋電路或其他形式的電路，而且，可以設計為在片測試電路或采用外接測試電路。在本發明的第二方面，提供了上述電荷檢測芯片的制備方法，采用MEMS與CMOS集成工藝制作，包括下述步驟1)選擇單晶硅片或者SOI片作為芯片基片；2)在基片上制備測試單元的下極板和下層引線；3)在下極板和下層引線上淀積犧牲層，并通過光刻定義和刻蝕犧牲層形成測試單元區域；4)在測試單元區域制備雙材料梁的結構層和錨點平臺；5)通過光刻定義并刻蝕雙材料梁的結構層和錨點平臺形成用于制備壓阻、MOS器件、上層引線和通孔的槽，淀積多晶硅或者外延單晶硅，離子注入形成壓阻、上層引線和通孔，接著制作結構層材料覆蓋壓阻和MOS器件有源區，保證壓阻嵌入結構層內部；6)在MEMS區域形成保護層，而在CMOS區域制作MOS開關和保護二極管；7)在CMOS區域形成保護層，而去除MEMS區域的保護層，制作雙材料梁的金屬層和完成梁上的引線連接；8)結構釋放，去除犧牲層，制得所述芯片。上述步驟2、采用物理氣相淀積或化學氣相淀積的方法制備測試單元的下極板和下層陣列引線。上述步驟幻所述犧牲層采用低壓化學氣相淀積(LPCVD)方法淀積，犧牲層的材料優選為磷硅玻璃(PSG)。上述步驟4)采用等離子體增強化學氣相淀積法(PECVD)淀積雙材料梁的結構層和錨點平臺材料，優選為低應力氮化硅，然后化學機械拋光(CMP)形成雙材料梁的結構層和錨點平臺連接在一起的結構。上述步驟5)光刻定義壓阻、MOS器件、引線、通孔等區域，通過反應離子刻蝕方法 (RIE)刻蝕結構層和錨點平臺，形成槽；然后LPCVD多晶硅或者外延單晶硅填充槽，優選為單晶硅，并刻蝕或腐蝕去除多余的多晶硅或單晶硅直至露出結構層和錨點平臺；接著光刻定義壓阻區域，離子注入重摻雜，退火，形成壓阻；再光刻定義上層引線和通孔區域，離子注入重摻雜，退火，形成上層引線和通孔；最后LPCVD結構層材料覆蓋壓阻和有源區。上述步驟6)MEMS區域的保護層的形成可以是先LPCVD —層氧化硅，再LPCVD —層氮化硅，然后光刻定義CMOS區域，RIE去掉CMOS區域的保護層，直至露出有源區的多晶硅或單晶硅；接著采用CMOS工藝制作MOS開關和保護二極管。上述步驟7)在MOS開關和保護二極管制作完成后，依次LPCVD氧化硅和氮化硅， 形成CMOS區域的保護層，然后光刻定義和RIE刻蝕去除MEMS區域的保護層，濺射金屬形成雙結構梁的金屬層和金屬引線。上述步驟8)光刻定義雙材料梁和錨點平臺，RIE刻蝕穿通結構層材料直到犧牲層，然后濕法腐蝕犧牲層，釋放結構。在本發明的第三方面，提供了利用上述電荷檢測芯片測試等離子體環境中電荷的方法及其測試系統。該電荷測試方法通過壓阻阻值的變化來反映雙結構梁金屬層上收集的電荷量，所述測試系統包括上述電荷檢測芯片和與芯片壓阻連接的測試電路，測試電路優選為惠斯通電橋電路。其中，惠斯通電橋可以設計為在片測試電路或者是外接測試電路兩種方式。對于在片測試電路方式，惠斯通電橋電路集成在芯片上，即集成在基片上的三個單晶硅或多晶硅電阻與芯片測試單元的壓阻共同構成惠斯通電橋的四個測試臂。檢測時用電壓表測量電橋的平衡電壓值，通過該電壓值和電源電壓的關系以及單晶硅或多晶硅電阻值即可計算出壓阻的阻值。這種方法的精度主要與電壓表的分辨率和單晶硅或多晶硅電阻的阻值精度相關，由于電橋的四個臂上的阻值都不能調節，所以，使單晶硅或多晶硅電阻的阻值接近壓阻的阻值可以進一步提高測試的精度。對于外接測試電路方式，可以使用精度較高且阻值可調的電阻箱和高精度的檢流計，由于惠斯通電橋的四個臂有三個臂的電阻可以調節，因此自由度較大，可以方便的將電橋調節至平衡。這種方式的精度主要由檢流計的分辨率和電阻箱的精度決定。在進行電荷測試時，將電荷檢測芯片放入等離子體環境中，使芯片測試單元的MOS 開關的源端接地，開關狀態由柵控制，通過下述步驟進行測試1)關斷MOS開關，通過與壓阻連接的測試電路測得此時的壓阻阻值Rx'；2)打開MOS開關，通過與壓阻連接的測試電路測得此時的壓阻阻值Rx"；3)根據下述公式(1)計算得到雙材料梁上因電荷積累而產生的靜電力F
權利要求
1.一種等離子體環境的電荷測試系統，包括電荷檢測芯片和測試電路，所述電荷檢測芯片包括基片和集成于基片之上的由若干個測試單元組成的陣列，每個測試單元又包括下極板、雙材料梁、壓阻和MOS開關，其中下極板位于基片之上；雙材料梁懸于下極板上方， 由形狀相同但膨脹系數不同的兩層材料構成，下層為結構層，上層為金屬層；雙材料梁的形狀呈中心對稱，中部為一個大面積靶平板，該大面積靶平板平行于下極板，通過支撐梁與基片上的錨點連接；壓阻嵌在一支撐梁與錨點相連一端的結構層中；MOS開關的漏端通過引線連接雙材料梁的金屬層；所述測試電路與所述壓阻連接，用于測試壓阻的阻值。
2.如權利要求1所述的電荷測試系統，其特征在于，所述測試電路為惠斯通電橋電路。
3.如權利要求2所述的電荷測試系統，其特征在于，所述惠斯通電橋電路集成在芯片上。
4.如權利要求1所述的電荷測試系統，其特征在于，所述測試單元還包括一個保護二極管，MOS開關的柵通過保護二極管接地。
5.如權利要求1所述的電荷測試系統，其特征在于，所述MOS開關為長溝MOS器件。
6.如權利要求1所述的電荷測試系統，其特征在于，在所述測試單元中，雙材料梁架在兩個錨點平臺之間，支撐梁與錨點平臺固定連接。
7.如權利要求1所述的電荷測試系統，其特征在于，所述雙結構梁對稱地在支撐梁靠近錨點的部位開有應力集中孔，所述壓阻環繞一個應力集中孔放置。
8.如權利要求1所述的電荷測試系統，其特征在于，所述雙材料梁的形狀呈“亞”字狀， 由兩個T型的支撐梁和一個矩形的大面積靶平板組成。
9.一種等離子體環境的電荷測試方法，將權利要求1 8任一所述的電荷測試系統的電荷檢測芯片放入等離子體環境中，使MOS開關的源端接地，開關狀態由柵控制，通過下述步驟對每個測試單元積累的電荷量進行測試1)關斷MOS開關，通過測試電路測得此時的壓阻阻值Rx'；2)打開MOS開關，通過測試電路測得此時的壓阻阻值Rx"；3)根據下述公式(1)計算得到雙材料梁上因電荷積累而產生的靜電力F:
10.如權利要求9所述的電荷測試方法，其特征在于，每個測試單元雙材料梁的固有參數Q1通過下述方法獲得將MOS開關柵極加零電平，使MOS開關開啟，源端加正電壓Vs，通過測試電路測得此時的壓阻阻值R1 ；然后保持MOS開關柵極加零電平，使MOS開關開啟，源端接地，通過測試電路測得此時的壓阻阻值&，根據公式⑶得Ci1
全文摘要
本發明公開了一種等離子體環境的電荷測試方法和測試系統。該測試系統包括一個采用MEMS與CMOS集成制作的芯片和測試電路，所述芯片包括雙材料懸臂梁溫度敏感結構和利用靜電吸合原理獲取等離子體密度的結構組成的測試單元，以應變電阻作為獲取溫度敏感結構和電荷收集結構形變的測試手段，通過測試電路測量應變電阻的變化。進行電荷測試時先對積累電荷初步測試，然后泄放電荷再次測量，從而排除干擾項僅保留電荷的影響，計算出電荷積累量。本發明采用多個測試單元以陣列的方式排列，可以實時監測電荷在時間和空間上的積累量和分布，為實時在線測試等離子體對器件的影響提供了一種可能。
文檔編號G01R29/24GK102175932SQ20111002895
公開日2011年9月7日 申請日期2011年1月26日 優先權日2011年1月26日
發明者劉鵬, 張大成, 李婷, 楊芳, 王瑋, 田大宇, 羅葵, 趙丹淇 申請人:北京大學