專利名稱：：一種集成電路的測試圖形生成器的制作方法
技術領域：
：本發明涉及集成電路的測試領域，特別涉及一種集成電路的測試圖形生成器。
背景技術：
：傳統的測試圖形生成器(TestPatternGenerator,簡稱TPG)—般采用線性反饋移位寄存器(LinearFeedbackShiftRegister，簡稱LFSR)實現。隨著集成電路測試頻率的加快，測試功耗越來越大。為了降低測試功耗，人們提出了一系列的解決方案一種是降低測試時鐘頻率，但是這樣會延長測試周期，降低測試效率；一種是利用增強型的觸發器隔離被測電路的目標邏輯與掃描鏈，從而降低功耗，但是這樣會造成被測電路性能下降，并產生相對過大的硬件開銷；一種是采用分時測試被測電路中的不同模塊，雖然這樣可以降低整片的測試功耗，但是無法解決熱點(hot-spot)效應。
發明內容本發明的目的在于提供一種集成電路的測試圖形生成器，它的硬件開銷小，成本低；并且所生成的測試圖形序列的跳變少，可以降低被測試電路內部結點的跳變，降低測試功耗。為了達到上述目的，本發明采用以下技術方案予以實現。一種集成電路的測試圖形生成器，其特征在于，包括I型-線性反饋移位寄存器，解壓縮電路，Johnson計數器以及異或門網絡；所述I型-線性反饋移位寄存器的時鐘頻率為/，生成序列e"s込...oJ，其中m為自然數；所述解壓縮邏輯電路的輸出序列5=[^2...5^+1...^];所述Johnson計數器的時鐘頻率為/2，其生成序列htV2,.J,^…A]，其中W為自然數，且A^附；所述異或門網絡的輸出序列1=[^112...1;^+1...^]為測試圖形生成器的輸出序列；所述Johnson計數器的時鐘頻率/2=2^><乂，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計數器以及異或門網絡滿足以下邏輯關系(a)SJS3釘5釘7十…十S&=込s7=aS8=0&=込^17=2l3其中，J=l,2，3..,，&=1,2,3...;遞推關系如下式所示|S2W=e2,+w2'2,=0,1,2...1S2,=0，其中。5(b)X=1/@S。本發明與傳統的測試圖形生成器相比，硬件開銷小，成本低；所生成的測5試圖形的跳變少，可以降低被測試電路內部結點的跳變，從而降低測試功耗。圖1為本發明集成電路的測試圖形生成器的結構示意圖，其中1、I型-線性反饋移位寄存器(Type-ILFSR);2、解壓縮電路(Decompressor);3、Johnson計數器(JohnsonCounter)。圖2為一個8位位寬的集成電路的測試圖形生成器的邏輯結構示意圖。具體實施例方式參照圖l，集成電路的測試圖形生成器，主要包括I型-線性反饋移位寄存器(Type-ILFSR)，解壓縮電路(Decompressor)，Johnson計數器(JohnsonCounter)以及異或門網絡(XOR-Network)。I型-線性反饋移位寄存器(Type-ILFSR)和解壓縮電路(Decompressor)共同組成種子序列發生器(SeedGenerator),用來產生種子向量。其中，I型-線性反饋移位寄存器的時鐘(CLK1)頻率為/,，生成序列e"0込…2。,]，其中附為自然數；解壓縮電路將序列2=[21込...01]邏輯擴展為^位的輸出序列r[SA..Hp..Sw]，即種子向量，其中位寬為自然數iV，且iV〉m。本發明所述I型-線性反饋移位寄存器(Type-ILFSR)，是指允許其輸出為全0狀態的線性反饋移位寄存器(LFSR)。對于具有iV位位寬的解壓縮電路(Decompressor)，和I型-線性反饋移位寄存器(Type-ILFSR)滿足以下邏輯關系S2=S6@S10@S14l.S6+4t^&2十S2o①S28e…十^46&=込S8=0其中，7=1,2,3...;yt=l,2,3...;遞推關系如下式所示&+)=22'-,匈廿山2'<_/<2'+1,/=0,l,2...S2,=0，其中。設計時，根據種子向量的個數選擇LFSR的階數，一個m位種子電路，其種子向量個數為2m-1/m。如8位種子向量個數有16個，所以我們選擇4階LFSR來實現種子電路。種子向量與LFSR輸出的對應關系如上式所示。其中，種子的&，&，s4，^6位需要特別修正(如上述邏輯關系所示)，從而使生成的種子向量沒有重復。該修正項適用于任意位寬種子電路的設計。將上述表達式寫為矩陣形式，如下式所示其中2爿^，込必,…0J7100000000…0001000100…0_110110101…0Johnson計數器時鐘(CLK2)的頻率/2為種子電路時鐘(CLK1)頻率乂的2W倍，其生成序列J-[人^.JA+1...^];異或門網絡的輸出序列即為測試圖形生成器的輸出序列X-[^J^…U^…J^];其中，解壓縮電路、Johnson計數器的和異或門網絡滿足邏輯關系Z-J0S。按照上述邏輯關系，連接電路形成集成電路的測試圖形生成器。在集成電路自測試模式下，I型-線性反饋移位寄存器在時鐘CLK1的驅動下生成序列2=[&込...仏]，解壓縮電路將其擴展為iV位的輸出信號^[S^.H,...^],即種子向量。iV位的Johnson計數器在時鐘CLK2的驅動下生成序列J-t/,^…^J^…A]，形如(O...000,0…001，0…011,0...111,…,1…11,1…110，1…100,1...000}。異或網絡包含W個兩輸入異或門，用于對解壓縮電路和Johnson計數器的輸出按位異或得到測試圖形X^...ZmZ+1…;^，…^為單輸入跳變序列(SICs叫uence)。時鐘CLK2頻率/2是CLKl頻率,的2iV倍(W是測試圖形的位寬)，從而對應每一個種子向量均可生成2iV個測試圖形。參照圖2，一個8位位寬的集成電路的測試圖形生成器。選用4位的I型-線性反饋移位寄存器(Type-ILFSR)能夠產生16個4位無重復的向量，需要經解壓縮電路擴展為8位的種子向量。對于具有iV位位寬的解壓縮電路(Decompressor)和I型-線性反饋移位寄存器(Type-ILFSR)滿足的邏輯關系，求解iV位位寬的解壓縮電路(Decompressor)的輸出序列<formula>formulaseeoriginaldocumentpage9</formula>艮卩s=rg。按照e=fe必2必]和s=[^2(^4551^7&]的邏輯關系，構造解壓縮電路，解壓縮電路將16個4位無重復的向量2擴展為16個8位的種子向量S，其十進帶lj值分別為0,5,17,20,34,39,51,54,65,68,80,85,99，102,114,119。在Johnson計數器中，設置BIST—Control使能端。正常模式下，BIST_Control信號為低電平，測試圖形生成器無效。在自測試模式下，BITS—Control信號為高電平。種子向量S與Johnson計數器的輸出在異或門網絡(XOR-Network)中按位異或，即可生成256個無重復的測試圖形。本實施例中，I型-線性反饋移位寄存器(Type-ILFSR)根據4級LFSR本原多項式(l++^)進行設計；同時，為了插入全0圖形，I型-線性反饋移100000101101、0000込0100001000010000(1)位寄存器(Type-ILFSR)的反饋電路中引入一個或非門，輸入是I型-線性反饋移位寄存器(Type-ILFSR)所有觸發器的輸出信號；由本原多項式確定的第一級觸發器的反饋信號與該異或門的輸出信號異或即可得到插入全0圖形的LFSR的反饋信號。為了避免生成的測試圖形之間出現重復，根據式(l)設計解壓縮電路。可以發現解壓縮電路的硬件開銷僅需要1個三輸入異或門即可實現。發明人將本實施例應用于標準測試集電路ISCAS'85的實驗中，其結果如下表所示表中，Pi表示本發明的測試序列所引起的測試功耗，A，表示LFSR序列所引起的測試功耗，4/iW,表示Pi與iWK的百分比，SFC表示固定型故障覆蓋率，n^表示本發明生成的序列長度，7z，表示i:FM所生成的序列長度。<table>tableseeoriginaldocumentpage10</column></row><table>由上表可以看出，本發明所產生的測試序列在實現較高測試故障覆蓋率的前提下，能夠有效降低被測電路功耗，其功耗僅僅是基于LFSR的測試序列功耗的2.3%~39.7%。權利要求1、一種集成電路的測試圖形生成器，其特征在于，包括I型-線性反饋移位寄存器，解壓縮電路，Johnson計數器以及異或門網絡；所述I型-線性反饋移位寄存器的時鐘頻率為f1，生成序列Q＝[Q1Q2...Qm]，其中m為自然數；所述解壓縮邏輯電路的輸出序列S＝[S1S2...SmSm+1...SN]；所述Johnson計數器的時鐘頻率為f2，其生成序列J＝[J1J2...JmJm+1...JN]，其中N為自然數，且N>m；所述異或門網絡的輸出序列X＝[X1X2...XmXm+1...XN]為測試圖形生成器的輸出序列；所述Johnson計數器的時鐘頻率f2＝2N×f1，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計數器以及異或門網絡滿足以下邏輯關系(a)S1＝Q1S5＝Q2S6＝Q3S7＝Q4S8＝0S9＝Q5S15＝Q12S17＝Q13其中，j＝1，2，3...；k＝1，2，3...；遞推關系如下式所示全文摘要本發明涉及集成電路的測試領域，公開了一種集成電路的測試圖形生成器。它由I型-線性反饋移位寄存器，解壓縮電路，Johnson計數器以及異或門網絡構成；所述I型-線性反饋移位寄存器的時鐘頻率為f<sub>1</sub>，生成序列Q＝[Q<sub>1</sub>Q<sub>2</sub>…Q<sub>m</sub>]，其中m為自然數；所述解壓縮邏輯電路的輸出序列S＝[S<sub>1</sub>S<sub>2</sub>…S<sub>m</sub>S<sub>m+1</sub>…S<sub>N</sub>]；所述Johnson計數器的時鐘頻率為f<sub>2</sub>，其生成序列J＝[J<sub>1</sub>J<sub>2</sub>…J<sub>m</sub>J<sub>m+1</sub>…J<sub>N</sub>]，其中N為自然數，且N＞m；所述異或門網絡的輸出序列X＝[X<sub>1</sub>X<sub>2</sub>…X<sub>m</sub>X<sub>m+1</sub>…X<sub>N</sub>]為測試圖形生成器的輸出序列；所述Johnson計數器的時鐘頻率f<sub>2</sub>＝2N×f<sub>1</sub>，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計數器以及異或門網絡滿足以下邏輯關系(a)S＝VQ，(b)X＝J⊕S。文檔編號G01R31/28GK101509954SQ20091002152公開日2009年8月19日申請日期2009年3月13日優先權日2009年3月13日發明者璞李,峰梁,雷紹充申請人:西安交通大學