專利名稱：：延遲時間測量電路以及方法
技術領域：
：本發明涉及一種延遲時間測量電路及方法，且更具體而言，涉及一種包測量方法。
背景技術：
：延遲時間測量電3各用于測量/人基準時間至施加^皮測量信號時的時間間隔，并輸出對應于所測量時間間隔的值。輸出數字凄史據作為所測量時間間隔的延遲時間測量電3各亦稱為時間-數字轉換電路(time-to-digitalconvertercircuit),且用于各種電子裝置中。一般而言，能夠利用數字數據輸出時域值的延遲時間測量電路，接收用于指定測量開始時間的基準信號以及測量的測量信號，并測量此測量信號相對于基準信號的延遲。此處，延遲時間測量電路可利用各種方法來測量延遲時間。根據典型方法，延遲時間測量電路具有用于測量延遲時間的延遲4連。圖1是利用延遲鏈來測量延遲時間的現有延遲時間測量電路的示例的電路圖。圖l一皮公開于韓國第2005-117183號專利申請(以下稱引用發明)中，其顯示用于將阻抗或電壓變化轉換成延遲差并測量延遲差的傳感器或模擬-數字轉換器(Analog-to-DigitalConverter;ADC)。在圖1中，延遲時間測量電路1包括讀取信號產生器10、重設信號產生器20、延遲鏈30、溫度計碼產生器40以及二進制碼解碼器50。讀取信號產生器10包括用于對基準信號ref進行反相及延遲的反相器(inverter)11、用于對測量信號sen進行延遲的反相器12及13、以及與(AND)門AND1，其中與門AND1用于對經反相及延遲的基準信號ref與經延遲的測量信號sen執行與運算，以產生與經反相及延遲的基準信號ref的上升沿(risingedge)同步計時的讀取信號。重設信號產生器20包括反相器I4及15,用于對測量信號sen進行延遲；異或(XOR)門XOR，用于對經延遲的測量信號sen與未經延遲的測量信號sen執行異或運算，以產生與測量信號sen的上升沿及下降沿(fallingedge)同步計時的信號；以及與門AND2,用于對異或門XOR的輸出信號與經延遲之測量信號sen執行與運算，以產生與經延遲的測量信號sen的下降沿同步計時的重設信號。此處，在通過偶數個反相器12及13以及與門AND1產生讀取信號read的同時，通過偶數個反相器14及15、異或門XOR及與門AND2產生重設信號reset。因此，讀取信號read的計時先于重設信號reset。換言之，由于與讀取信號read相比，重設信號reset是通過再一邏輯門XOR所產生，故讀耳又信號read的計時先于重設信號reset。延遲鏈30包括多個串聯連接的延遲元件Dl至D7，用于使基準信號ref延遲，以產生多個延遲信號delayl至delay7。溫度計碼產生器40包括多個D觸發器(flip-flop)D-FF1至D-FF7，用于響應延遲信號delayl至delay7而鎖存測量信號sen，藉以產生多個輸出信號Q1至Q7,且此多個D觸發器D-FF1至D-FF7由重設信號進行重設；以及多個與非門NAND1至NAND7,用于對此多個D觸發器D-FF1至D-FF7的多個輸出信號Ql至Q7與讀取信號read執行與非運算，以產生溫度計碼。且二進制碼解碼器50用于將溫度計碼轉換成二進制碼b—code。以下將參照圖2來"i兌明圖1的延遲時間測量電^各1的梯:作。當接收到具有相同延遲時間的基準信號ref和測量信號時，延遲時間測量電路1的^t喿作如下。延遲鏈30使基準信號ref經延遲元件Dl至D7延遲，以產生具有不同延遲時間的延遲信號delayl至delay7，且所有D觸發器D-FF1至D-FF7與各個延遲信號delayl至delay7的上升沿同步地鎖存具有高電平的測量信號sen，以產生具有高電平的輸出信號Ql至Q7。當在特定時間后對讀取信號read進行計時時，與非門NAND1至NAND7對讀取信號與輸出信號Q1至Q7執行與非運算，以產生值為"0"(0000000)的溫度計碼。然后，二進制碼解碼器50接收溫度計碼，將所接收溫度計碼轉換成二進制碼b—code，并輸出二進制碼b—code。然而，當具有延遲差tdiff的基準信號ref和測量信號sen被施加至延遲時間測量電路1時，D觸發器D-FF1接收延遲時間短于測量信號sen的延遲的延遲信號delay2至delay7。然后，D觸發器D-FF1鎖存具有低電平的測量信號sen以產生具有低電平的輸出信號Ql，且其他D觸發器D-FF2至D-FF7鎖存具有高電平的測量信號sen以產生具有高電平的輸出信號Q2至Q7，這類似于前面的情形。當在特定時間后對讀取信號read進行計時時，與非門NAND1至NAND7因響應于D觸發器D-FF1至D-FF7的輸出信號Ql至Q7而產生溫度計碼"1000000"。換言之，溫度計碼的值對應于基準信號ref與測量信號sen之間的延遲差tdiff。二進制碼解碼器50接收具有對應于延遲差tdiff的值的溫度計碼，將溫度計碼轉換成二進制碼b—code，并輸出二進制碼b—code。藉此，延遲時間測量電路1根據基準信號ref與測量信號sen之間的延遲差而使D觸發器D-FF1至D-FF7輸出具有不同電平的輸出信號Ql至Q7,以計算基準信號ref與測量信號sen之間的延遲差。在圖1所示的延遲時間測量電路l中，可測量的總延遲時間的長度及精度取決于構成延遲鏈30的延遲元件Dl至D7。更具體而言，各個延遲元件Dl至D7使基準信號ref延遲的延遲時間決定延遲時間測量電路1所能測量的延遲時間的精度，且延遲元件Dl至D7的數量決定可測量延遲時間的長度。舉例而言，當延遲《連30包括延遲時間分別為IO納秒的五十個延遲元件時，可測量的總延遲時間為500納秒(50x10納秒)，這可通過"延遲元件的數量"x"延遲元件的延遲時間"計算得出。此處，可測量的延遲時間的精度是各延遲元件的延遲時間，即10納秒。換言之，可測量延遲時間的單位是IO納秒。當延遲鏈30包括延遲時間分別為IO納秒的二十個延遲元件時，可測量延遲時間的精度為IO納秒。因延遲元件的數量為二十，故可測量的總延遲時間為200納秒(20x10納秒)。當延遲鏈30包括延遲時間分別為5納秒的五十個延遲元件時，可測量延遲時間的精度為5納秒，且可測量的總延遲時間為250納秒(50x5納秒)。簡言之，當延遲元件的延遲時間縮短時，即使延遲鏈30包括相同數量的延遲元件，可測量的總延遲時間也會縮短。換言之，即使^l測量的總延遲時間固定不變，在延遲鏈30中也需要大量的延遲元件，以提高測量精度。因此，具有延遲鏈30的延遲時間測量電路1需要更大數量的延遲元件才能測量更長的延遲時間及提高精度。
發明內容技術問題本發明旨在提供一種延遲時間測量電路，其在反饋結構中包括構成延遲鏈的多個延遲元件，且因此可利用較少數量的延遲元件來測量較長的延遲時間，且本發明還提供一種延遲時間測量電路的延遲時間測量方法。技術方案本發明的一個方面提供一種延遲時間測量電路，包括延遲鏈單元，用于選擇指示延遲時間測量的開始的基準信號或反饋信號，以接收所選擇的信號作為輸入信號，并具有多個串聯連接的延遲元件以對輸入信號進行延遲，使經延遲的輸入信號反相，輸出反相信號作為反饋信號，以及對反相信號的反饋重復次數進行計數以輸出迭代計數信號；代碼產生單元，用于將測量信號與輸入信號以及由除最末延遲元件之外的各延遲元件所施加的多個延遲信號的每一個相比較，以測量此測量信號相對于基準信號的延遲時間，以產生代碼信號；以及解碼器，用于對代碼信號及迭代計數信號進行解碼，以輸出測量延遲值。延遲鏈單元可包括開關，用于選擇基準信號或反饋信號并輸出所選擇的信號作為輸入信號；延遲鏈，具有串聯連接的延遲元件，且接收輸入信號并將其延遲以輸出延遲信號；反相器，用于使從延遲鏈的最末延遲元件輸出的延遲信號反相，以輸出反饋信號；以及計數器，用于響應于反饋信號而輸出迭代計數信號。此開關響應于迭代計數信號而選擇基準信號或反饋信號，并輸出此輸入信號。代碼產生單元可包括比較延遲信號產生器，用于在迭代計數信號為偶數時產生輸入信號及延遲信號作為多個比較延遲信號，并在迭代計數信號為奇數時使輸入信號及延遲信號反相，以輸出反相信號作為比較延遲信號；多個比較器，用于將各個比較延遲信號與測量信號相比較，以產生代碼信號；以及第一邏輯門，用于響應于代碼信號而輸出計數器重設信號，以用于控制計數器。可響應于計數器重設信號而重設計數器。比較延遲信號產生器可包括多個異邏輯和(exclusivelogicalsum;異或)門，以用于對迭代計數信號的一個最低位與各該輸入信號及比較延遲信號執行異或運算。此等比較器可以是多個第一邏輯乘積(與)門，用于對各個比較延遲信號與測量信號執行與運算。此等比較器可以是D觸發器，用于響應于比較延遲信號而鎖存及輸出測量信號，并響應于開關設定信號而進行重設。、第一邏輯門可以是邏輯和(或)門，用于對代碼信號執行或運算。解碼器可將延遲元件的數量乘以迭代計數信號，并將對應于代碼信號的值與乘法結果相加，以輸出測量延遲值。代碼產生單元可包括邊沿檢測器(edgedetector),用于響應于基準信號的邊沿而輸出用于重設計數器的重設信號、響應于測量信號的邊沿而將計數停止信號輸出到計數器、以及輸出對應于延遲信號的邊沿數量的代碼信號。計數器可響應于計數停止信號而將迭代計數信號輸出到解碼器并響應于重設信號而被重設。響應于計數停止信號，計數器可將迭代計數信號輸出到解碼器并被重設。解碼器可將延遲元件數量乘以迭代計數信號，并將通過對代碼信號進行解碼所獲的值與乘法結果相加，以輸出測量延遲值。開關可以是第二與門，用于對基準信號、反饋信號及計數停止信號執行與運算，以輸出該輸入信號。本發明的另一方面提供一種延遲時間測量電路，包括延遲鏈單元，其選擇用于指示延遲時間測量的開始的基準信號或者反饋信號，以接收所選擇的信號作為輸入信號，且具有串聯連接的多個延遲元件以對輸入信號進行延遲，所述延遲鏈單元將經延遲的輸入信號反相、并輸出反相信號作為反饋信號；以及邊沿計數器，用于響應于基準信號的邊沿而對輸入信號及由延遲元件所施加之延遲信號的邊沿進行計數、以及響應于測量信號的邊沿而輸出測量延遲值，此測量延遲值對應于此輸入信號及延遲信號的被計數的邊沿的數量。延遲鏈單元可包括開關，用于選擇基準信號或反饋信號以輸出所選信號作為輸入信號；延遲鏈，具有串聯連接的延遲元件，并接收輸入信號及對輸入信號進行延遲，以輸出延遲信號；以及反相器，用于對從延遲鏈的最末延遲元件輸出的延遲信號進行反相，以輸出所述反饋信號。本發明又一方面才是供一種延遲時間測量方法，包括響應于基準信號或反饋信號而產生多個延遲信號；以及判斷測量信號是否得到確定(ascertained);當測量信號未得到確定時，使延遲信號中的最末延遲信號反相以輸出反饋信號，以及將反饋信號反饋至產生延遲信號的步驟；以及當測量信號得到確定時，對所產生的延遲信號的邊沿計數，直到施加測量信號為止，并利用延遲信號的被計數的邊沿的數量以及輸出反饋信號的操作次數而產生測量延遲值。產生延遲信號以及判斷測量信號是否被施加的步驟可包括當基準信號被施加時，對產生反饋信號的操作次數進行重設；將基準信號或反饋信號延遲不同的時間，以輸出延遲信號；對延遲信號的邊沿進行計數；以及判斷測量信號是否得到確定。反饋該反饋信號可包括當測量信號未得到確定時，使延遲信號中的最末延遲信號反相，以產生反饋信號；響應于反饋信號，增加迭代計數信號的值并輸出迭代計數信號；響應于迭代計數信號而重設延遲信號的被計數的邊沿的數量；以及將反饋信號反饋至產生延遲信號的步驟。產生測量延遲值的步驟可包括當測量信號得到確定時，響應于所產生延遲信號的邊沿的數量而產生代碼信號，直至測量信號得到確定為止；以及將迭代計數信號及代碼信號解碼，以輸出測量延遲值。有益效果根據本發明的延遲時間測量電路及方法利用具有反饋結構的延遲鏈，因此可測量的延遲時間不受限制。因此，即使各個延遲元件的延遲時間被設定得較短，也可精確地測量較長的總延遲時間。此外，可減少構成延遲鏈的延遲元件的數量，以便可以以較小的布置區域實現延遲時間測量電路。路圖圖1是利用延遲鏈來測量延遲時間的現有延遲時間測量電路的示例的電圖2是顯示圖1所示延遲時間測量電路的操作的時序圖。圖3是利用延遲鏈的延遲時間測量電路的另一示例的電路圖。圖4是根接太勞印ii時間測量電路的電路圖。圖5是顯示圖4所示延遲時間測量電路的才喿作的時序圖。圖6是根據本發明另一示例性實施例的包括具有反饋結構的延遲鏈的延遲時間測量電路的電路圖。圖7是顯示圖6所示延遲時間測量電路的延遲時間測量方法的流程圖。以及圖8是才艮據本發明的再一示例性實施例的包括具有反饋結構的延遲鏈的延遲時間測量電路的電路圖。具體實施例方式下文將詳細說明本發明的示例性實施例。然而，本發明并非僅限于下文所公開的示例性實施例，而是也可以實施為各種形式。為使本領域的普通技術人員能夠實施及實踐本發明，下文將說明各示例性實施例。圖3是利用延遲鏈的延遲時間測量電路的另一示例的電路圖。圖1所示延遲時間測量電路1被構造成用產生溫度計碼作為測量延遲時間，并具有讀取信號產生器10及重設信號產生器20,以用于產生讀取信號read及重設信號reset來控制溫度計碼產生器40。溫度計碼產生器40具有D觸發器D-FF1至D-FF7以及與非門NAND1至NAND7，其編號與構成延遲《連30的延遲元件D1至D7相同。圖1的延遲時間測量電路1被構造用于并行地產生溫度計碼，以使二進制解碼器50產生二進制碼b—code。當然，溫度計碼也可串行或并行地傳送至下一邏輯而不產生二進制碼b—code。在圖3所示的延遲時間測量電路2中，溫度計碼產生器41具有一個復用器MUX及一個D觸發器D-FFn。復用器MUX從延遲鏈30的多個延遲元件Dl至Dn接收延遲信號delayl至delayn,并響應于選沖奪信號sel而依次選4奪及輸出延遲信號delayl至delayn。由延遲鏈30所施加的延遲信號delayl至delayn通過各個延遲元件Dl至Dn得到延遲并依次^皮施加至復用器MUX,且復用器MUX選擇并輸出延遲信號delayl至delayn中的一個。D觸發器D-FFn接收復用器MUX的輸出信號作為時鐘信號clk，響應于時鐘信號elk而鎖存測量信號sen，并輸出輸出信號ACK。響應于輸出信號ACK,改變選擇信號sel，以選擇并輸出延遲信號delayl至delayn中的另一個。選擇信號sel通過4專纟充的逐次逼近寄存器(SuccessiveApproxiamtionRegister;SAR)方案或順序性+1/-1碼轉換方案被確定。由于這些方案在本領域是公知的，故不再贅述。因此，圖3所示延遲時間測量電路2依次輸出溫度計碼，且無需使用圖1的讀取信號產生器IO及重設信號產生器20。因此，與圖1的延遲時間測量電路1相比，圖3的延遲時間測量電路2的構造極其簡單。時間測量電路的電路圖。圖4的延遲時間測量電路100包括具有反饋結構的延遲鏈130、碼產生單元140及解碼器150。延遲鏈130具有多個延遲元件Dl至D8、開關SW、反相器Inv以及計數器CNT1。延遲元件Dl至D8串聯連接，且從串聯連接的延遲元件Dl至D8中的最末的延遲元件D8所輸出的延遲信號delay8^皮反相器Inv反相并被施加至開關SW。當基準信號ref被施加至沒有反相器的反饋結構的延遲鏈130并被反饋至延遲元件Dl至D8時，延遲信號delayO至delay8始終具有相同狀態，因而無法與測量信號sen相比較。因此，每當延遲信號delay8被反饋時，反相器Inv用于將延遲信號delay8反相，以改變延遲信號delay8的狀態。開關SW在初始狀態下，亦即當計數器CNT1的迭代(iterative)計數信號iter為"0"時，選擇基準信號ref,而當迭代計數信號iter不為"0"時，選擇反相延遲信號/delay8，并將所選信號作為延遲信號delayO施加至第一延遲元件Dl。換言之，圖4的延遲鏈130具有反饋結構，不同于圖1的延遲鏈30。響應于反相延遲信號/delay8，計數器CNT1對延遲鏈130中對基準信號ref進行延遲的操作次數進行計數，并輸出迭代計數信號iter。計數器CNT1響應于計數器重設信號resetct而被重設。當然，也可利用能使得每次迭代均使極性反轉的任何邏輯電路，例如延遲元件D8的奇數個反相器級以及延遲元件D1至D7的偶數個反相器級。代碼產生單元140具有多個異或門XORO至X0R7、多個與門CPO至CP7、以及或(OR)門OR8。在異或門XOR0至XOR7中，異或門XOR0對從開關SW所施加的基準信號ref或由反相器Inv施加作為延遲信號delay0的反相延遲信號/delay8、以及從計數器CNT1所輸出的迭代計數信號iter的一位flb執行異或運算，從而輸出比較延遲信號de10。其他異或門X0R1至XOR7接收從延遲元件Dl至D7所輸出的延遲信號delay1至delay7以及從計數器CNT1所輸出的迭代計數信號iter的一位flb，并對其執行異或運算，從而輸出比較延遲信號dell至del7。此處，迭代計數信號iter的一位fib用于判斷迭代計數信號iter是奇數還是偶數，并可以是迭代計數信號iter的最末位。因反相器Inv施加反相延遲信號/delay8至延遲鏈130中的開關SW，故當迭代計數信號iter具有初始值0時，被重復奇數次的延遲信號delayO至delay7具有與基準信號ref相反的相位。因此，異或門XORO至XOR7利用迭代計數信號iter的最末位fib判斷迭代計數信號iter是奇數還是偶數。當迭代計數信號iter為偶數時，異或門XORO至X0R7將延遲信號delayO至delay7原樣輸出作為比較延遲信號delO至del7，而當迭代計數信號iter為奇數時，則使延遲信號delayO至delay7反相，以輸出反相延遲信號/delayO至/delay7作為比較延遲信號delO至del7。與門CPO至CP7對測量信號sen與各個比較延遲信號delO至del7執行與運算，從而輸出多個代碼信號CO至C7。或門0R8對代碼信號CO至C7執行或運算，從而輸出計數器重設信號resetct。當代碼信號CO至C7之一變為高電平時，計數器重設信號resetct被設置，且代碼信號CO至C7及迭代計數信號iter被儲存于解碼器150中。解碼器150對所儲存的代碼信號CO至C7及迭代計數信號iter解碼，從而輸出測量延遲值D—data。此處，測量延遲值D—data以用戶所設定的形式被輸出。圖4顯示利用或門OR8輸出計數器重設信號resetact,但也可響應于測量信號sen而根據代碼信號CO至C7的電平利用另一邏輯門。與門CPO至CP7可由圖1所示的D觸發器構建而成。圖5是顯示圖4所示延遲時間測量電路的操作的時序圖。在圖5中，將測量信號劃分成第一測量信號senl及第二測量信號sen2，以描述二種情形。現在將參照圖5來說明圖4的延遲時間測量電路100的搡作。當施加基準信號ref時，開關SW將基準信號ref作為延遲信號delayO施加至延遲元件D1至D7。基準信號ref被輸出作為延遲信號delayO,且第一延遲元件D1接收延遲信號delayO并將其延遲，以輸出延遲信號delayl。其他延遲元件D2至D8分別4妄收/人前一延遲元件Dl至D7輸出的延遲信號delay1至delay7并將其延遲，從而輸出延遲信號delay2至delay8。異或門XORO至X0R7對從計數器CNT1輸出的迭代計數信號iter的最末位fib與各個延遲信號delayO至delay7執行異或運算，從而輸出比較延遲信號delO至del7。假定迭代計數信號iter是以二進制碼的形式輸出，其初始值為"0000",且因此最末位fib為"0"。因此，延遲信號delayO至dday7被輸出作為比較延遲信號delO至del7。與門CPO至CP7接收第一測量信號senl及比較延遲信號de10至del7，并在第一測量信號senl及比較延遲信號de10至del7均為高電平時，輸出代碼信號C0-1至C7-1。然而，在圖5中，第一測量信號senl保持處于低電平，且因而所有代碼信號C0-1至C7-l均以低電平輸出。因所有代碼信號C0-1至C7-l均具有低電平，因此或門0R8輸出低電平的計數器重設信號resetct。計數器重設信號resetct具有低電平，因而解碼器150不對代碼信號C0-1至C7-1解碼。響應于計數器重設信號resetct具有低電平，計數器CNT1對延遲信號delay8的上升沿或下降沿進行檢測并計數，從而輸出迭代計數信號iter"0001"。因迭代計數信號iter不為"0000",因此開關SW輸出反相延遲信號/delay8作為延遲信號delay0，且第一延遲元件Dl接收延遲信號delayO并將其延遲，以輸出延遲信號delayl。其他延遲元件D2至D8接收從各自前一延遲元件Dl至D7輸出的延遲信號delayl至delay7并將其延遲，從而輸出延遲信號delay2至delay8。從計數器CNT1輸出的迭代計數信號iter為"0001",因而最末位fib為"1"。因此，異或門XOR0至XOR7將延遲信號delay0至delay7反相，以輸出反相延遲信號作為比較延遲信號de10至del7。因當比較延遲信號del3處于高電平時第一測量信號senl處于高電平，所以與門CPO至CP7輸出高電平的代碼信號C0-1至C3-l及低電平的代碼信號C4-l至C7-l。或門OR8響應于代碼信號C0-1至C3-l具有高電平而輸出高電平的計數器重設信號resetct。計數器CNT1響應于計數器重設信號resetct具有高電平而被重設。當施加具有高電平的計數器重設信號resetct時，解碼器150將從計數器CNT1施加的迭代計數信號iter以及代碼信號C0-1至C7-l解碼，以輸出測量延遲值D_data。<table>tableseeoriginaldocumentpage15</column></row><table><table>tableseeoriginaldocumentpage16</column></row><table>第二測量信號sen2保持處于低電平，因此與門CP0至CP7輸出處于低電平的所有代碼信號C0-2至C7-2。因所有代碼信號C0-2至C7-2均處于低電平，所以或門OR8輸出低電平的計數器重設信號resetct。因計數器重設信號resetct處于低電平，所以解碼器150不對代碼信號C0-2至C7-2進行解碼。響應于計數器重設信號resetct具有低電平，計數器CNT1對延遲信號delay8的上升沿或下降沿進行檢測并計數，從而輸出迭代計數信號iter"0010"。因開關SW與反相器Inv相連，所以反相信號/delay8被輸出作為延遲信號delay0，且第一延遲元件Dl接收延遲信號delay0并將其延遲，以輸出延遲信號delayl。其他延遲元件D2至D8接收從各自前一延遲元件Dl至D7輸出的延遲信號delayl至延遲信號delay7并將其延遲，從而輸出延遲信號delay2至delay8。從計數器CNT1輸出的迭代計數信號iter是"0010"，且因而最末位fib為"0"。因此，異或門XOR0至XOR7輸出延遲信號delay0至delay7作為比較延遲信號de10至del7。因當施加高電平的比較延遲信號del2時，第二測量信號sen2處于高電平，所以與門CPO至CP7輸出高電平的代碼信號C0-2至C2-2及低電平的代碼信號C3-2至C7-2。隨后，當施加高電平的比較延遲信號del3至del7時，第二測量信號sen2處于高電平。因此，代碼信號C3-2至C7-2也依次以高電平被輸出。響應于具有高電平的代碼信號C02至C2-2，或門OR8輸出高電平的計數器重設信號resetct，且計數器CNT1響應于計數器重設信號resetct具有高電平而^皮重^殳。當施加具有高電平的計數器重設信號resetct時，解碼器150對從計數器CNT1施加的迭代計數信號iter以及代碼信號C0-2至C7-2進行解碼，以輸出測量延遲值D—data。值18(2x8+2)被輸出作為相對于第二測量信號sen2的測量延遲值D—data。因此，當延遲元件Dl至D8的延遲時間為10納秒時，第二測量信號sen2的延遲時間為180納秒。圖1所示延遲時間測量電路l所測量的延遲時間受限于延遲元件的數量，如圖2所示。相反，圖4所示的延遲時間測量電路100包括具有反饋結構的延遲鏈130,因而延遲時間測量電路100所能測量的延遲時間不受限制。因此，即使各個延遲元件的延遲時間被設定得較短，也可精確地測量較長的總延遲時間。理論上，僅利用兩個延遲元件便可測量任何長度的延遲時間。然而，反相器Inv或延遲鏈130的線的長度會實質造成微小的延遲時間，且當反饋次數增加時可造成測量延遲時間的誤差。使反相器Inv延遲最小化的示例是使延遲元件Dl至D7與延遲元件D8的延遲時間差為一個反相器延遲。如果延遲元件由多個反相器邏輯Inv構成，則補償反相器Inv的延遲時間會變容易。因此，優選地，在設計延遲時間測量電路100時，考慮預期最大延遲時間而調整延遲鏈130中所包括延遲元件的數量。圖6是根據本發明另一示例性實施例的包括具有反饋結構的延遲鏈的延遲時間測量電3各的電^各圖。圖6所示延遲時間測量電路200包括延遲鏈230、邊沿檢測器240及解碼器250。延遲鏈230具有多個延遲元件Dl至D8、開關ASW、反相器Inv及計數器CNT2，這類似于圖4。延遲元件Dl至D8串聯連接，且從串聯連接的延遲時間Dl至D8中的最末延遲元件D8輸出的延遲信號delay8通過反相器Inv反相并被施加至開關ASW。換言之，圖6的延遲鏈230也具有如圖4所示的反饋結構。開關ASW是由3-輸入端與門(3-inputANDgate)實現的，并響應于基準信號ref、反相延遲信號/delay8及從邊沿檢測器240輸出的計數停止信號stop而輸出延遲信號delay0。開關ASW由圖6中的與門形成，但也可由如圖4所示的開關SW形成。響應于,人延遲元件D1至D8中的最末延遲元件D8輸出的延遲信號delay8,計數器CNT2對延遲鏈230中對基準信號ref的延遲搡作次數進行計數，并輸出迭代計數信號iter。計數器CNT2響應于計數器重設信號reset而被重設。邊沿檢測器240接收基準信號、測量信號sen以及延遲信號delay0至delay7，響應于各個接收的信號的上升沿或下降沿，而輸出計數器重設信號reset及計數停止信號stop至計數器CNT2，并輸出代碼信號Code至解碼器250。當檢測到基準信號的邊沿時，邊沿檢測器240輸出計數器重設信號reset。邊沿檢測器240檢測延遲信號delay0至delay7的邊沿并對其進行計數，且響應于從計數器CNT2施加的迭代計數信號iter而被重設。當檢測到測量信號sen的邊沿時，邊沿檢測器240輸出計數停止信號stop及對應于所計數的延遲信號delay0至delay7的代碼信號Code。18解碼器250解碼從邊沿檢測器240施加的代碼信號Code以及從計數器CNT2施加的迭代計數信號iter,從而輸出測量延遲值D一data。如參照圖4所述，測量延遲值D一data可以以用戶所設定的形式輸出。在圖4中，代碼產生單元140感測延遲信號delay0至delay7的狀態以輸出代碼信號C0至C7，因此必須考慮反饋次數是奇數還是偶數。然而，圖6的延遲時間測量電路200檢測基準信號ref、測量信號sen及延遲信號delay0至delay7的邊沿，以計算測量延遲值D—data,因此無需考慮延遲鏈230的反饋次數。因此，在圖6的延遲時間測量電路200中無需使用圖4的代碼產生單元140中所包括的異或門XOR0至XOR7。'當計數器CNT2被配置成響應于計數停止信號stop進行重設時，邊沿檢測器240無需輸出計數器重設信號reset至計數器CNT2。至此，已參照其中將基準信號ref及測量信號sen從低電平切換至高電平的情形闡述了本發明，但本發明也可適用于其中將信號從高電平切換至低電平的情形。此外，根據各個信號的設定電平，圖4或6中所示的邏輯門(例如與門ASW、異或門XOR0至XOR7以及或門OR8)可由其他邏輯門取代。此外，可改變包括在延遲鏈130及230中的延遲元件的數量。圖7是顯示圖6所示延遲時間測量電路200的延遲時間測量方法的流程圖。下文將參照圖6闡述圖7的延遲時間測量方法。首先，當施加基準信號ref至延遲鏈230的開關ASW時，開始測量延遲時間(步驟11)。此處，當檢測到基準信號ref的邊沿時，邊沿檢測器240輸出計數器重設信號reset,從而重設計數器CNT2(步驟12)。串聯連接的延遲鏈230的延遲元件Dl至D8依次對從開關ASW施加的延遲信號delay0進行延遲，從而產生多個延遲信號delay1至delay8(步驟13)。邊沿檢測器240對延遲信號delay0至delay7的邊沿進行計數(步驟14)。當正施加延遲信號dealy0至delay8時，邊沿4企測器240判斷是否已施加測量信號sen(步驟15)。當未施加測量信號sen時，邊沿檢測器240不輸出計數停止信號stop。延遲鏈230使延遲信號delay0至delay8中的最末延遲信號delay8反相(步驟16)并將最末延遲信號delay8傳送至計數器CNT2。響應于反相延遲信號/delay8，計數器CNT2將迭代計數信號iter增加1(步驟17)。響應于迭代計數信號iter,邊沿檢測器240重設延遲信號delay0至delay7的被計數的邊沿的數量(步驟18)。然后，延遲鏈230反饋反相延遲信號/delay8(步驟19)，并再次產生多個延遲信號delayO至delay8(步驟13)。當在正施加延遲信號delayO至delay7的同時施加測量信號sen時，邊沿檢測器240輸出對應于被計數的延遲信號delayO至delay7的邊沿數量的代碼信號Code，直至施加測量信號為止(步驟20)。此外，邊沿檢測器240響應于測量信號sen而輸出計數停止信號stop至計數器CNT2。而且，解碼器250對從計數器CNT2施加的迭代計數信號iter及代碼信號Code進行解碼，從而輸出測量延遲值D—data(步驟21)。圖8是根據本發明的再一示例性實施例的包括具有反饋結構的延遲鏈的延遲時間測量電路的電路圖。不同于圖4及6的延遲鏈130及230，圖8的延遲鏈330不具有計數器。響應于基準信號ref的上升沿或下降沿，邊沿計數器340檢測多個延遲信號delay0至delay7的邊沿，并開始對延遲信號delay0至delay7的邊沿進行計數。而且，當檢測到測量信號的邊沿時，邊沿計數器340輸出延遲信號delay0至delay7的纟皮計數的邊沿的數量作為測量延遲值D—data。圖8的延遲時間測量電路300如圖6的延遲時間測量電路200—樣，檢測延遲信號delay0至delay7的邊沿，因而無論反饋次數是奇數還是偶數均可運行。然而，不同于圖6的延遲時間測量電路200，在圖8的延遲時間測量電路300中，邊沿計數器340可輸出測量延遲值D—data。因此，延遲時間測量電路300不需要計數器或解碼器。根據本發明示例性實施例的延遲時間測量電路及方法可用于各種電子裝置中，且特別是在引用發明中用作各種傳感器或模擬-數字轉換器(Analog-to-DigitalConverter;ADC)。雖然本發明已參照其特點示例性實施例公開了本發明，然其并非用于限定本發明，本領域的技術人員應該理解，在不脫離由權利要求限定的本發明的精神和范圍內，可進行形式和細節上的各種改變。權利要求1.一種延遲時間測量電路，包括延遲鏈單元，用于選擇反饋信號或指示延遲時間測量的開始的基準信號，以接收所述選擇的信號作為輸入信號，并具有串聯連接的多個延遲元件以對所述輸入信號進行延遲，所述延遲鏈單元使所述經延遲的輸入信號反相、輸出所述反相信號作為所述反饋信號、以及對所述反相信號的反饋重復次數進行計數以輸出迭代計數信號；代碼產生單元，用于對測量信號與所述輸入信號以及由除最末延遲元件之外的延遲元件所施加的多個延遲信號的每個進行比較，以測量所述測量信號相對于所述基準信號的延遲時間，以產生代碼信號；以及解碼器，用于對所述代碼信號及所述迭代計數信號進行解碼，以輸出測量延遲值。2.如權利要求1所述的延遲時間測量電路，其中，所述延遲鏈單元包括開關，用于選擇所述基準信號或所述反饋信號并輸出所述選擇的信號作為所述輸入信號；延遲鏈，具有串聯連接的所述延遲元件，且接收所述輸入信號并將其延遲，以輸出所述延遲信號；反相器，用于使從所述延遲鏈之最末延遲元件輸出之延遲信號反相，以輸出所述反饋信號；以及計數器，用于響應于所述反饋信號而輸出所述迭代計數信號。3.如權利要求2所述的延遲時間測量電路，其中，所述開關響應于所述迭代計數信號而選擇所述基準信號或所述反饋信號，并輸出所述輸入信號。4.如權利要求2所述的延遲時間測量電路，其中，所述代碼產生單元包括比較延遲信號產生器，用于在所述迭代計數信號為偶數時，產生所述輸入信號及所述延遲信號作為多個比較延遲信號，并在所述迭代計數信號為奇數時，使所述輸入信號及所述延遲信號反相，以輸出所述反相信號作為所述比較延遲信號；多個比較器，用于將所述各個比較延遲信號與所述測量信號相比較，以產生所述代碼信號；以及第一邏輯門，用于響應于所述代碼信號而輸出計數器重設信號，以用于控制所述計數器。5.如權利要求4所述的延遲時間測量電路，其中，所述計數器響應于所述計數器重設信號而被重設。6.如權利要求4所述的延遲時間測量電路，其中，所述比較延遲信號產生器包括多個異或門，用于對所述迭代計數信號的一個最低位與所述輸入信號和所述比較延遲信號的每個執行異或運算。7.如權利要求4所述的延遲時間測量電路，其中，所述比較器是多個第一與門，用于對所述各個比較延遲信號與所述測量信號執行與運算。8.如權利要求4所述的延遲時間測量電路，其中，所述比較器是D觸發器，用于響應于所述比較延遲信號而鎖存及輸出所述測量信號，并響應于所述開關設定信號而被重設。9.如權利要求4所述的延遲時間測量電路，其中，所述第一邏輯門是或門，用于對所述代碼信號執行或運算。10.如權利要求4所述的延遲時間測量電路，其中，所述解碼器將所述延遲元件的數量乘以所述迭代計數信號，并將對應于所述代碼信號的值增加至所述乘法結果，以輸出所述測量延遲值。11.如權利要求2所述的延遲時間測量電路，其中，所述碼產生單元包括邊沿檢測器，用于響應于所述基準信號的邊沿而輸出用于重設所述計數器的重設信號、響應于所述測量信號的邊沿而將計數停止信號輸出到所述計數器、輸出對應于所述延遲信號的邊沿數量的所述代碼信號，以及響應于所述迭代計數信號而被重設。12.如權利要求11所述的延遲時間測量電路，其中，所述計數器響應于所述計數停止信號將所述迭代計數信號輸出到所述解碼器，并響應于所述重設信號而被重設。13.如權利要求11所述的延遲時間測量電路，其中，所述計數器響應于所述計數停止信號將所述迭代計數信號輸出到所述解碼器，并被重設。14.如權利要求11所述的延遲時間測量電路，其中，所述解碼器將所述延遲元件的數量乘以所述迭代計數信號，并將通過對所述代碼信號進行解碼所獲的值增加至所述乘法結果，以輸出所述測量延遲值。15.如權利要求11所述的延遲時間測量電路，其中，所述開關是第二與門，用于對所述基準信號、所述反饋信號及所述計數停止信號執行與運算，以輸出所述輸入信號。16.—種延遲時間測量電路，包括延遲鏈單元，用于選擇反饋信號或者指示延遲時間測量的開始的基準信號，以接收所述選擇的信號作為輸入信號，且具有串聯連接的多個延遲元件以對所述輸入信號進行延遲，所述延遲鏈單元將所述經延遲的輸入信號反相、并輸出所述反相信號作為所述反饋信號；以及邊沿計數器，用于響應于所述基準信號的邊沿而對所述輸入信號及由所述延遲元件所施加的延遲信號的邊沿進行計數，以及響應于測量信號的邊沿而輸出測量延遲值，所述測量延遲值對應于所述輸入信號及所述延遲信號的所述被計數的邊沿的數量。17.如權利要求16所述的延遲時間測量電路，其中，所述延遲鏈單元包括開關，用于選擇所述基準信號或所述反饋信號，以輸出所述選擇的信號作為所述輸入信號；延遲鏈，具有串聯連接的所述延遲元件，并接收所述輸入信號及對所述輸入信號進行延遲，以輸出所述延遲信號；以及反相器，用于對從所述延遲鏈的最末延遲元件輸出的延遲信號進行反相，以輸出所述反饋信號。18.—種延遲時間測量方法，包括響應于基準信號或反饋信號而產生多個延遲信號，以及判斷測量信號是否凈皮確定；當所述測量信號未被確定時，使所述延遲信號中的最末延遲信號反相以輸出所述反饋信號，將所述反饋信號反饋至所述產生延遲信號的步驟；以及當所述測量信號被確定時，對產生的延遲信號的邊沿計數，直到施加所述測量信號為止，并利用所述延遲信號的所述被計數的邊沿的數量以及輸出所述反饋信號的操作次數而產生測量延遲值。19.如權利要求18所述的延遲時間測量方法，其中，產生所述延遲信號以及判斷所述測量信號是否被施加的步驟包括當所述基準信號被施加時，對產生所述反饋信號的操作次數進行重設；將所述基準信號或所述反饋信號延遲不同的時間，以輸出所述延遲信號；對所述延遲信號的邊沿進行計數；以及判斷所述測量信號是否被確定。20.如權利要求19所述的延遲時間測量方法，其中，反饋所述反饋信號的步驟包括當所述測量信號未被確定時，使所述延遲信號中的最末延遲信號反相，以產生所述反饋信號；響應于所述反饋信號，增加迭代計數信號的值并輸出所述迭代計數信號；響應于所述迭代計數信號而重設所述延遲信號的所述被計數的邊沿的數量；以及將所述反饋信號反饋至所述產生所述延遲信號的步驟。21.如權利要求20所述的延遲時間測量方法，其中，產生所述測量延遲值的步驟包括當所述測量信號被確定時，響應于所述產生的延遲信號的邊沿的數量而產生代碼信號，直至所述測量信號被確定為止；以及將所述迭代計數信號及所述碼信號解碼，以輸出所述測量延遲值。全文摘要本發明提供一種延遲時間測量電路及方法。由于根據本發明的延遲時間量測電路及方法利用具有回饋結構的延遲鏈，因此可量測的延遲時間不受限制。此外，可減少構成延遲鏈的延遲組件的數量，以便可以在較小的布置區域中實現延遲時間量測電路。文檔編號G01R27/00GK101680920SQ200880020338公開日2010年3月24日申請日期2008年6月17日優先權日2007年6月18日發明者李柱旼,李濟赫,李芳遠,申榮昊,鄭德暎申請人:艾勒博科技股份有限公司