專利名稱：一種數字隨機脈沖實時甄別與存儲系統的制作方法
技術領域：
本實用新型涉及電子領域，尤其涉及一種數字隨機脈沖實時甄別與存儲系統。
背景技術：
現有的數字隨機脈沖實時甄別和存儲系統先設計一個數字比較器，當采樣 點數據值大于觸發電平時，比較器輸出高電平，否則輸出低電平，如圖1所示， 如圖l(b)的數字比較器的輸出作為后端存儲設備的寫使能端，即當輸出高電平 時，后端存儲設備允許寫入數據，當輸出低電平時，后端存儲設備不允許寫入
數據。這樣，就能保證只記錄如圖l(a)所示的大于觸發電平的采樣點數據，也 即只記錄脈沖采樣點數據。
所述方法雖然可以實時全部記錄下核輻射探測器輸出的脈沖信號(如圖l 中的①、③)，但也記錄了某些噪聲脈沖(如圖1中的②)。這樣的數據隨機 脈沖實時甄別和存儲系統未能最大限度地降低數據存儲量，而且后端數據處理 器仍要采取算法判別并剔除噪聲脈沖數據，也沒最大限度的降低后端數據處理 器的處理帶寬，解決其不足，僅簡單地通過提高觸發電平的值達到剔除噪聲脈 沖的目的是不可取的，因為隨著觸發電平值的提高，幅度值較小的核輻射探測 器輸出脈沖信號就漏記下來，勢必減少多道脈沖幅度分析的道數。
發明內容
為解決上述中存在的問題與缺陷，本實用新型提供了一種數字隨機脈沖實 時甄別與存儲系統。
本實用新型是通過以下技術方案實現的本實用新型所涉及的一種數字隨機脈沖實時甄別與存儲系統。包括 一隨 機脈沖信號實時記錄邏輯單元，其特征在于，所述實時記錄邏輯單元主要包括-管道子模塊、對脈沖進行捕捉與甄別的寫入啟動子模塊、對隨機脈沖采樣點長 度記錄的長度計數器子模塊及對寫入啟動子功能模塊的引腳進行延遲時鐘周 期的選擇器宏單元。
所述管道子模塊還包括一管道地址子模塊，且該管道地址子模塊中設置有 讀入地址端口、讀出地址端口與兩個宏單元計數器。其中所述管道子模塊的邏
輯電路中還包括:延遲時間端口、 Q端口與Q端口輸出使能端的讀使能引腳，且
所述讀使能端與寫入啟動子模塊相連。所述寫入啟動子模塊還包括宏計數器、 多個宏比較器及一延時邏輯單元，其中，所述其中一宏計數器的計數使能端與
宏比較器的ageb引腳相連。所述長度計數器子模塊還包括一宏計數器。
本實用新型提供的技術方案的有益效果是
采用實時判別數字隨機脈沖底部寬度的方法，不必提高觸發電平的值，就 可以實時記錄滿足核輻射探測器輸出脈沖應達到的底部寬度要求的有用脈沖， 而剔除不符合脈沖底部寬度要求的噪聲脈沖。從而進一步降低了數據存儲空間 和后端數據處理器的處理帶寬。
圖l是現有數字隨機脈沖實時甄別和存儲的方案示意圖2是隨機脈沖信號實時記錄邏輯單元功能描述示意圖3是隨機脈沖信號實時記錄邏輯單元結構圖4是管道子模塊邏輯電路圖5是管道地址子模塊邏輯電路圖6是寫入啟動子模塊邏輯電路圖7是寫入啟動子模塊時序示意圖8是寫入啟動子模塊中1a〉t2時產生毛刺示意圖；圖9是長度計數器子模塊的邏輯實現電路圖。
具體實施方式
為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本 實用新型實施方式作進一步地詳細描述
如圖2、 3所示，展示了隨機脈沖信號實時甄別與存儲模塊的各個子功能模 塊，主要包括管道子模塊、寫入啟動子模塊、脈沖長度計數器子模塊與多路選 擇器宏單元子模塊。
所述管道子功能模塊是一個數據延遲管道邏輯單元，管道一端的輸出數據 相較于另一端的輸入數據延遲多少個時鐘周期，由管道的延時端口的數據確
定。管道的RdEn (讀使能)端引腳是管道的一端口輸出使能端，當RdEn端為 高電平時，則另一端輸出有效。管道的RdEn端與寫入啟動子模塊配合，只記錄 隨機脈沖信號，而不記錄非脈沖信號。管道的使能端為管道子功能模塊使能端， 當使能端為低電平時，該子功能模塊才開啟工作。
所述寫入啟動子功能模塊實現脈沖捕捉與甄別功能。當寫入啟動子模塊的 一輸入端口數據值大于另一輸入端口值，且連續有管道子模塊中設置的延時長 度個采樣點滿足這一條件時，寫入啟動子模塊的wEn (寫使能)端引腳輸出高 電平；否則，wEn引腳輸出低電平。wEn輸出與管道子模塊配合實時記錄隨機 脈沖。寫入啟動子模塊的TimeLag (延時)端數據等于257減去管道子模塊中的 DdayTime (時延)端口數據，因為TimeLag端口數據用于設置計數器的初值， 當計數DdayTime次后，計數器進位輸出由低電平跳變為高電平，只有計數器 進位輸出產生上升沿后，wEn引腳才允許高電平輸出。
脈沖長度計數器子模塊實現各隨機脈沖采樣點長度記錄功能。當脈沖長度 計數器子模塊的寫使能端引腳為高電平時，也即各脈沖采樣點數據正被記錄 時，脈沖長度計數器子模塊內部的計數器開啟計數；當寫使能端引腳為低電平 時，脈沖長度計數器子模塊內部的計數器清零。在寫使能端引腳輸出的下降沿時，脈沖長度計數器子模塊內部的計數器的計數值被寫入脈沖長度存儲單元中 而存儲起來。數據延時管道邏輯單元引腳為脈沖長度存儲單元提供寫入時鐘， 其實質就是寫使能端經反相后的輸出。
多路選擇器宏單元實際上僅實現了對寫入啟動子功能模塊的寫使能端引 腳的輸出進行延遲l個時鐘周期的功能。因為管道子模塊的輸出延遲了一個時 鐘周期。
如圖4所示為管道子模塊的邏輯電路，其中，雙端口存儲器為一雙端口讀 寫存儲器，當讀寫地址產生器子模塊的讀入地址端口數據與寫地址端口數據相 差延時時，也即雙端口存儲器的讀地址與寫地址相差延時時，雙端口存儲器的 一端口輸出數據就比另一端口輸入數據延遲時鐘周期。讀使能端為雙端口存儲 器的讀使能端，高電平有效。使能端為管道子模塊的使能端，低電平有效。
如圖5所示，為管道地址子模塊邏輯電路，兩計數器均為8位的計數器，當 讀寫地址產生器子模塊的使能端輸入高電平時，上面的計數器清零，下面的計 數器裝入初始值延時，當使能端輸入低電平時，兩計數器同時以Clk時鐘節拍 各自計數。顯然，讀入地址端口數據與寫地址端口數據始終相差延時。
如圖6所示，為寫入啟動子模塊邏輯電路，當比較器的一端口的數據值大 于等于另一端口的數據值，引腳b端輸出高電平，否則，引腳b輸出低電平如圖 7(a)所示。"延時邏輯單元"把比較器引腳b的輸出波形延遲tl時間后輸出如圖 7(c)所示。左邊的計數器當計數t2 (t2比tl長2個時鐘周期)時間后，計數器輸 出電容產生上升沿跳變(如圖7所示的第1類上升沿)，由于右邊的計數器的Q 端初始化的初值為0，右邊的多路選擇器的數據O選通，此時左邊的計數器輸出 電容產生的第l類上升沿致使右邊的計數器計數l次，其Q端變為1。當Q端為1 時，右邊的多路選擇器的數據l通道選通，當圖7(c)中的下降沿產生時，該下降 沿經反相變為上升沿(如圖7所示的第2類上升沿)，該上升沿經由選通的數據 l通道輸入右邊的計數器的時鐘致使右邊的計數器再計數l次，此時其Q端變為0，從而又選通右邊的多路選擇器的數據o。如此周而復始，則右邊的計數器的
Q端輸出波形如圖7(b)所示。把圖7(b)所示波形和圖7(c)所示波形進行邏輯與， 就得出wEn波形，如圖7(d)。所述左邊的計數器的計數使能端與比較器的引腳 端相連。即圖7(a)所示波形為高電平時，左邊的計數器才開啟計數功能。而圖 7(a)所示的第三個高電平持續時間小于t2，故左邊的計數器的電容輸出不產生跳 變，則圖7(b)輸出仍維持低電平，從而致使圖7(b)波形和圖7(c)波形進行邏輯與 生成的圖7(d)波形為低電平，這樣，就達到了剔除不夠寬度的脈沖的目的。圖7 中的虛線波形示意如果脈沖寬度超過了t2， wEn就能輸出圖7(d)中虛線所示的高 電平。另外，當比較器的另一引腳端為低電平時，此時左邊的計數器的計數使 能端關閉，計數停止；左邊的計數器的sload端開啟，左邊的計數器裝入計數初 值——TimeLag端口的數值。
如圖7所示，如果tl〉t2時，出現如圖8(a)中第一個脈沖長度小于t2，理應被 剔除，但是由于tl〉t2的緣故，第一個脈沖未被完全剔除，出現毛刺3。
圖6中的"延時邏輯單元"的設計思路同圖4所示子模塊的設計思路，僅僅 不同的是，雙端口存儲器數據寬度設置為l位即可。
如圖9所示，為脈沖長度計數器子模塊的邏輯實現電路，當使能端為高電 平時，計數器的計數使能端開啟，計數開始；當使能端為低電平時，計數器的 計數使能端關閉，計數結束。因此使能端高電平的持續時間確定了計數器的q 端的計數值。另外，當使能端為低電平時，計數器的sclr端為高電平，計數器 的q端清零。使能端的反相輸出，即在使能端的下降沿時，使能端輸出為上升 沿時，把計數器的計數值寫入下一級的脈沖長度存儲單元中，該計數值正好記 錄了使能端高電平的持續時間長度，使能端高電平的持續時間長度也即所記錄 的某脈沖采樣點長度。
本實施例實現了指定時間寬度的數字隨機脈沖的實時甄別與記錄功能，而 且可應用于滿足一定脈沖寬度的一系列瞬時信號的實時采集與存儲中。本實施例還實現了無數據處理器條件下的數字脈沖的實時甄別與記錄，擺脫了傳統的 數字脈沖甄別由數據處理器實施、其實時性受數據處理器速度限制的束縛。
以上所述，僅為本實用新型較佳的具體實施方式
，但本實用新型的保護范 圍并不局限于此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術范 圍內，可輕易想到的變化或替換，都應涵蓋在本實用新型的保護范圍之內。因 此，本實用新型的保護范圍應該以權利要求的保護范圍為準。
權利要求1、一種數字隨機脈沖實時甄別與存儲系統，該系統主要包括一隨機脈沖信號實時記錄邏輯單元，其特征在于，所述實時記錄邏輯單元主要包括管道子模塊、對脈沖進行捕捉與甄別的寫入啟動子模塊、對隨機脈沖采樣點長度記錄的長度計數器子模塊及對寫入啟動子功能模塊的引腳進行延遲時鐘周期的選擇器宏單元。
2、 根據權利要求l所述的數字隨機脈沖實時甄別與存儲系統，其特征在 于，其中所述管道子模塊還包括一管道地址子模塊，且該管道地址子模塊中設 置有寫入地址端口、讀出地址端口與兩個宏單元計數器。
3、 根據權利要求l所述的數字隨機脈沖實時甄別與存儲系統，其特征在于，其中所述管道子模塊的邏輯電路中還包括:延遲時間端口、 Q端口與Q端口 輸出使能端的讀使能引腳，且所述讀使能端與寫入啟動子模塊相連。
4、 根據權利要求l所述的數字隨機脈沖實時甄別與存儲系統，其特征在于， 所述寫入啟動子模塊還包括宏單元計數器、多個宏單元比較器及一延時邏輯單元，其中，所述宏單元計數器的計數使能端與宏單元比較器的引腳相連。
5、 根據權利要求l所述的數字隨機脈沖實時甄別與存儲系統，其特征在于，所述長度計數器子模塊還包括一宏單元計數器。
專利摘要本實用新型公開了一種數字隨機脈沖實時甄別與存儲系統，該系統主要包括一隨機脈沖信號實時記錄邏輯單元，所述實時記錄邏輯單元主要包括管道子模塊、對脈沖進行捕捉與甄別的寫入啟動子模塊、對隨機脈沖采樣點長度記錄的長度計數器子模塊及對寫入啟動子功能模塊的引腳進行延遲時鐘周期的選擇器宏單元。本實用新型可以實時地從數字脈沖的時間寬度特征中甄別滿足條件的有用脈沖并實時記錄下來。
文檔編號G01T7/00GK201251629SQ200820109208
公開日2009年6月3日 申請日期2008年7月14日 優先權日2008年7月14日
發明者張慶賢, 徐進勇, 曾國強, 朱洪均, 葛良全, 覃章健, 民 顧 申請人:成都理工大學