Ic測試方法和裝置的制作方法

專利名稱：Ic測試方法和裝置的制作方法
技術領域：
本發明通常涉及半導體集成電路的測試，特別涉及包括集成測試電
路系統，如BIST(內建自測試)電路系統的集成電路。
背景技術：
半導體集成電路(IC)測試的一種通用測試技術是掃描測試技術。 這基本上包括在器件封裝的管腳中啟動測試圖形(稱為"向量")和在取 決于該器件的時鐘速度的特定時間監測輸出響應。使用一組測試向量以 使接收測試的器件的行為能夠被確定。這些向量被設計成使得能夠檢測 到器件中的制造缺陷。
自動測試圖形發生器(ATPG)用于產生上述向量，并提供固定型 故障(stuck-at faults)、轉變故障和路徑延遲故障的測試圖形。數字系統 測試，如集成電路的核心邏輯系統，典型地通過裝載測試圖形到系統的 可掃描存儲元件中，啟動系統中的測試數據，在正常模式中運行系統一 個或更多系統時鐘的時鐘周期，并捕獲系統對測試激勵(test stimulus) 的響應來進行。從系統中提取測試響應，并與系統依照設計運行時應當 已經獲得的響應相比較。測試圖形的掃描在所謂的"移位周期"(shift cycle)中實現，而測試系統響應的系統操作在所謂的"正常模式周期"中 實現。
為了改善單個電路的測試范圍，己經開發DFT (測試設計)工具以 便在片上系統(SoC)中嵌入測試電路系統。例如，內建自測試(BIST) 電路系統在IC設計中被嵌入以測試單個電路塊。每一個嵌入片上系統的 核心和子核心包括本身的測試輸入和輸出端口并需要在不受相鄰核心的 干擾的情況下單獨測試。所謂的環單元(wrapper cell)被加到核心的功 能性元件上以提供測試數據流經的路徑。測試端口形成了在透明功能性模式中或測試模式中運行的環單元的一部分。
通過鏈接幾個在芯片寄存器中的環單元在一起可實現掃描測試，以 便掃描輸入和輸出電路的測試數據。
已經認識到全速測試是期望的，尤其作為高速延遲故障和BIST測 試的結果。這些速度意味著測試儀不再有能力提供要求的速度/邊沿精 度。全速(" speed")測試方法包括接受測試的核心在正常操作頻率下 的操作，該正常操作頻率將比沿掃描鏈傳送的信號的頻率快得多。在這 種情況下，測試時鐘信號用于移位模式周期，以及內部PLL(鎖相環路)， 更高速度的時鐘信號用于正常模式周期。
具有多時鐘域的系統中也出現了難題。例如，片上系統集成電路可 包括具有多種定時域和時鐘頻率的幾個數字模塊。由于在一個域中元件 以不同于系統中其他域的頻率操作，必須在測試期間進行特定的供給以 確保穿過時鐘域的信號是同步的。否則，系統的測試響應將不可重復并 且測試結果也不可靠。具有不同時鐘頻率的多核心全速測試，出現了特 別的定時問題，尤其是在系統時鐘之間由未知相位關系引起的問題，該 時鐘頻率完全不同于用于移位模式周期的測試時鐘頻率。如果每一個頻 率域被一個接一個測試，多頻設計將產生太多圖形集。
因此，需要允許多頻(包括高頻)域并行測試的一種方法以及硬件。 實際上，多時鐘ATPG被認為是解決在測試期間時鐘域交接問題的最吸 引人的測試設計(DfT)方法。

發明內容
根據本發明，提供測試包括多個核心的集成電路的方法，至少兩個 核心具有不同頻率的、不同的相關聯的第一和第二時鐘信號，該方法包
括
在第一掃描模式期間，采用定時在測試頻率下的定時掃描鏈向電路 提供測試信號；
結束第一掃描模式； 隨后在時鐘電路復位信號中提供轉變；
采用在時鐘電路復位信號中的轉變觸發時鐘分頻電路工作，該時鐘 分頻電路從集成電路的內部時鐘獲取第一和第二時鐘信號，使得第一和
第二時鐘信號開始于實質上相同的時間；
在測試模式期間，執行集成電路的測試，所述集成電路的至少兩個 核心采用從第一和第二時鐘信號獲取的配時來定時，以及
結束測試模式，并開始第二掃描模式，在這個模式期間采用定時在 測試頻率下的定時掃描鏈輸出測試信號的結果。
這個方法提供全速測試，并使得能夠在用于移位模式的相對較慢測 試儀驅動時鐘和用于測試圖形的由片上PLL和分頻電路產生的較快時鐘
之間動態(on the fly)切換。
這樣，當借助PLL產生的時鐘執行測試模式(該測試模式可以是延 遲故障測試或BIST存儲器測試)時，與系統同步地執行掃描輸入和掃 描輸出。在掃描輸入和輸出模式與測試時鐘頻率成比例的同時，正常模 式與內部時鐘的振蕩器輸入頻率成比例。因此，該兩個頻率(掃描輸入/ 輸出和測試模式)被分離(decouple),并且可以在不影響掃描操作的情 況下調節測試模式配時(timing)。
利用時鐘電路復位信號觸發時鐘分頻電路的操作，提供了內部分頻 后的時鐘的同時啟動，這避免了假信號并提供正確的時鐘操作。
測試包括延遲故障測試。在該情況下，在測試模式期間，提供了第 一和第二時鐘信號的兩個時鐘周期。第一和第二時鐘信號被控制以便在 兩個時鐘周期中的一個或兩者中提供時鐘脈沖。這種控制是基于采用的 特定測試圖形選擇的，并通過時鐘控制塊實現。
測試模式優選地以時鐘電路復位信號中的進一步轉變結束。
該方法也用于BIST存儲器測試。在該情況下，在測試圖形期間相
繼提供第一和第二時鐘信號。測試模式再次以時鐘電路復位信號中的進 一步轉變結束。
在任一情況下，第一掃描模式優選地以掃描使能線中的第一轉變結 束，而第二掃描模式以掃描使能線中的第二轉變幵始。第二轉變在時鐘 電路復位信號中的進一步轉變之后。
優選地，通過在時鐘電路復位信號中的轉變之后集成電路的內部 時鐘的轉變觸發時鐘分頻電路的工作。因此，內部時鐘通常用于對分頻 后的時鐘的同時啟動配時，并在時鐘電路復位信號轉變之后。
在一個示例中，在內部時鐘用于獲得施加到時鐘分頻器的分頻器復
位信號之前，采用該內部時鐘啟動時鐘電路復位信號中的轉變。這樣， 在時鐘電路復位信號用于產生時鐘分頻電路的實際分頻器復位信號之 前，該時鐘電路復位信號與內部時鐘同步，以避免穩定性問題。
在分頻器復位信號中的轉變之后，集成電路的內部時鐘的下一個上 升轉變可以觸發時鐘分頻電路的工作。
本發明也提供產生時鐘信號和形成集成電路測試電路系統的一部 分的電路，該電路包括-
時鐘發生電路；
時鐘分頻電路，用于從時鐘發生電路的輸出產生不同頻率的至少第 一和第二時鐘信號；以及
時鐘切換單元，用于在作為電路的外部輸入提供的測試時鐘和至少 第一和第二時鐘信號之間切換，
其中，時鐘切換單元包括用于接收觸發時鐘分頻電路操作的信號的 復位輸入，使得第一和第二時鐘信號開始于實質上相同的時間。
這個電路借助時鐘信號的同時啟動提供片上產生的時鐘信號。這些 尤其適合全速多核心測試。
至少第一和第二時鐘信號可以被提供給用于選通時鐘信號的相應 的時鐘控制塊，以便提供選擇的時鐘脈沖，其中選通時鐘信號作為電路 輸出提供。時鐘信號的選通用這種方法使得能夠進行延遲故障測試，例 如，其中使用兩個時鐘相位， 一個作為啟動時鐘相位而另一個作為接收 時鐘相位。
時鐘切換單元可以包括采用時鐘發生電路的內部時鐘鎖存復位輸 入的鎖存配置。這提供了用作分頻器復位信號的信號的同步。
時鐘切換單元可以包括用于產生分頻器復位信號的邏輯電路，該分 頻器復位信號取決于復位輸入信號的配時而觸發至少第一和第二時鐘信 號的產生開始。時鐘切換單元可以包括在測試時鐘和至少第一和第二時 鐘信號之間切換的多路復用器，然后該邏輯電路產生多路復用器的控制 信號。
該邏輯電路使得該電路可在多個模式中運行，包括其中電路在透明 模式中操作的應用模式、采用測試時鐘的核心測試模式、釆用測試時鐘 的互連模式和采用內部產生的時鐘信號的全速測試模式。優選地，全速
測試模式使得延遲故障測試模式和BIST存儲器測試模式兩者都實現。


現在結合附圖，詳細闡述本發明的示例，其中 圖1示出本發明的方法的實現第一示例的時序圖。 圖2用于解釋圖1的配時方式的好處。
圖3示出本發明的方法的實現第二示例的時序圖。
圖4示出用于實現本發明的不同方法的配時硬件。
圖5更加詳細地示出圖4的電路。
圖6示出圖5的電路的不同的工作模式。
圖7是用于解釋采用圖5的電路在測試模式開始時的時序圖。
圖8是用于解釋采用圖5的電路在測試模式結束時的時序圖。
具體實施例方式
本發明涉及具有不同時鐘域的多核心的集成電路的全速(@speed) 測試。具體地，本發明涉及延遲故障測試和BIST測試。在延遲故障測 試中，產生信號轉變(稱為啟動事件)，并且測試該轉變是否及時到達掃 描鏈的接收元件(稱為捕獲事件)。這類測試的主要目標是(電阻性)開 路型故障，該故障可能由接觸錯誤、過孔錯誤、硅化物裂紋等造成。
已經確定在缺陷顯著地劣化信號配時之前，就會出現顯著的電阻。 因此，為了提高效率，要求接受測試的設備在足夠高的頻率下進行測試， 并且這是全速測試的原因之一。
另外，在測試期間使用的驅動電壓應該是最大驅動電壓，因為有源 器件(晶體管)延遲較小，并且由缺陷引入的延遲變得相對更容易檢測 到。也應該選擇測試的溫度以最佳化測試條件。
為了提供全速測試，本發明的系統提供硬件，該硬件使得能夠在用 于移位模式的相對較慢測試儀驅動時鐘和用于正常模式的由片上PLL和 分頻電路產生的較快時鐘之間動態(on the fly)切換。因此，該兩個頻 率(掃描輸入/輸出和正常模式)被分離(decouple),并且可以在不影響 掃描操作的情況下調節正常模式配時。
為了允許測試具有多個時鐘域的電路，正常模式時鐘來源于一個特
定PLL主時鐘。這使得多個頻率域被并行測試，因為每一個域在適合的 頻率能力(frequency capability)上運行。 一些時鐘可與需要的頻率測試 條件成比例縮放(通過調節振蕩器輸入頻率)。片上產生的時鐘的應用也 使得內部頻率增加到遠超出測試硬件的最大能力。所有高速信號設備可 以保留在芯片上，以便該測試可能在低成本測試中實現，而不需要高速 接口板，因此對噪聲和接觸電阻具有更低的敏感性。
對于具有不同的時鐘域的不同的核心，測試可以跨時鐘域，所述時 鐘域作為測試過程的一部分交互。這提高了測試的覆蓋范圍和品質。全 速測試的運用采用與功能模式中盡可能相同的時鐘路徑。這意味著測試 采用與功能/應用模式相同的時鐘特性(占空比、傳播延時)，提高了覆 蓋范圍。
首先將闡述本發明的方法，接下來是適用于實現本發明的測試硬件。
圖1示出本發明的測試方法的一個示例的時序圖，用于延遲故障測試。
圖1示出用于對移位模式周期配時的測試時鐘TCK。當掃描使能線 "se，，為高時，移位模式激活，而當掃描使能線為低時，正常模式激活。 在正常模式期間，在這個示例中產生三個內部時鐘信號，每一個具有不 同的頻率，這里示出為clk—xx、 elk—yy禾B elk—zz。這些時鐘信號由PLL 和分頻電路產生。在正常模式期間，測試時鐘TCK是無效的。
為了達到延遲故障測試的目的，這些時鐘信號的各自相位用于控制 所要求的啟動事件。具體地，正常模式使用兩個時鐘周期。時鐘控制塊 (CCB)從時鐘信號elk—xx、 elk—yy和elk—zz中產生所要求的時鐘相位。
在圖1的示例中，所述CCB產生下列時鐘信號，這些信號用于提 供一個選通配置(gating arrangement),形成一個測試圖形的一部分。
clk_g—xx:這是其中存在兩個時鐘相位的時鐘信號elk—xx的選通版 本(gatedversion)。
elk—g一yy:這是其中只存在第一個時鐘相位的時鐘信號clk_yy的選 通版本。
elk—g—zl:這是其中只存在第二個時鐘相位的時鐘信號elk—zz的選 通版本。
clk_g_z2:這是其中存在兩個時鐘相位的時鐘信號elk—zz的選通版本。
此外，所述時序圖還示出用于控制選通時鐘信號定時的復位信號
dockdiv一rst，并且下文還將繼續闡述。
信號dk一testshdl是僅控制測試結構的時鐘，例如存儲器周圍的 BIST外殼(shell)或在核心之間的隔離層。其它的時鐘(除了 TCK) 是功能性時鐘，驅動該設計的功能性元件。
由此可見，所述定時方案由三個階段構成-
(i) 同相掃描(第一移位模式)，線se為高。這個同相掃描也包括一 個PLL初始化相位和測試控制塊裝置的控制。
(ii) 執行階段(正常模式)，線se為低。在這個示例中這是一個延遲 故障測試正常模式，但是代替地它可以是BIST正常模式。
(iii) 異相掃描(第二移位模式)，se為高。在這個示例中這是延遲故 障測試掃描輸出模式，但是代替地它可以是BIST標簽(signature)移出 模式。
兩種掃描階段都需與測試儀同步，并因此采用時鐘信號TCK限定 的測試儀執行。
所述執行階段要求多個高速時鐘脈沖，并且因此所有時鐘被切換到 內部時鐘發生電路。在執行階段期間，選通時鐘信號同時啟動，并且不 同時地(unaligned)捕獲。
內部產生高頻時鐘(在這個示例中的clk一xx、 clk_yy和clk一zz)避 免了對高成本、高速器測試儀和復雜的板設計的需要。每一個時鐘域在 其適合的頻率運行。因此，具有多頻域的核心可以并行測試而不降低測 試效率。
在所述執行階段中，掃描使能信號'se'用于將時鐘從測試時鐘TCK 切換為用于產生內部時鐘的時鐘分頻器的內部輸出。
當定時信號為低時，定時信號'dockdiv一rst'用于啟動時鐘分頻器， 并釋放時鐘脈沖。剛好釋放兩個時鐘周期，之后時鐘控制塊(CCBs)選 通時鐘。如同所示，CCB可抑制兩個時鐘脈沖之一，而這使得為多時鐘 ATPG產生偏差安全(skew-safe)的測試圖形。信號"clockdiv一rst"變為 高以中止時鐘分頻器，而信號'se'這時可以返回到高以切換時鐘回到測試
時鐘TCK并返回到移位模式。
因此，這個配置提供偏差安全的全速時鐘域之間的測試，因此提高 了測試覆蓋范圍和品質。為實現這個測試，所有時鐘被同時釋放，在每 一個時鐘釋放剛好兩個周期。結合多時鐘ATPG，這保證所有啟動事件 在任何捕獲事件之前發生，并且因此在時鐘域之間的交接可以被安全地 測試。
在圖1中所示的測試過程的不同階段將結合圖1中序號為1至7的 配時部分更加詳細地闡述。
1. 測試設置
全速延遲故障測試不僅僅包括測試向量的執行。在進行測試之前， 需要設置全速基礎設施(infrastructure)。
測試之前，測試環形振蕩器，并按照在環形振蕩器頻率和每一個核 心的最大測試頻率之間預先確定的關系調節該振蕩器輸入頻率。
最高級測試控制塊(TCB)被設置為在適合的頻率操作內部鎖相環 路(PLL)。所述PLL被初始化并測試鎖存。 一旦鎖存，使用者必須確 保所有后續向量保持振蕩器輸入完全同步并且PLL沒有受到干擾。
2. 掃描輸入
下一步開始測試向量，并掃描輸入第一向量。在掃描模式期間，所 有內部時鐘被切換成跟隨測試時鐘管腳TCK。同時在掃描期間，時鐘分 頻器通過信號clockdiv一rst保持為復位。
3. 正常模式進入
在進入正常模式時，在接受測試的核心中的可掃描觸發器(SFF) 被切換為正常模式，并且在測試時鐘信號TCK的零相位期間內部時鐘被 切換為時鐘分頻器輸出。從這一點向前，時鐘控制塊(CCB)控制了時 鐘的釋放和選通。選通可以在一個時鐘發生單元中實現，該時鐘發生單 元包括PLL、分頻器、時鐘切換元件和CCB。
信號clockdiv一rst獨立地保持時鐘分頻器處于復位狀態，以便在測 試時鐘TCK的零相位期間時鐘切換無假信號。
4. 啟動事件
通過時鐘分頻器復位信號dockdiv—rst的轉變來觸發啟動。由于時 鐘分頻器復位機制，在子系統中的所有時鐘將同時從上升沿開始并觸發 啟動事件。
5. 捕獲事件
PLL和產生時鐘的分頻器全速運行并且第二時鐘周期以適合的頻率 釋放。在這個第二時鐘周期之后，CCB序列器(sequencer)抑制任何進 一步的時鐘周期。
6. 正常模式退出
在完成所有捕獲事件之后，復位信號clockdiv一rst變為高并且內部 時鐘被再次選通為零。為了適應捕獲必需的時間，正常模式需要延長多 個周期。
7. 返回移位模式
最后的步驟是切換回移位模式，同時測試儀的測試時鐘TCK同步 移出并移入下一個圖形。
該機制的一個關鍵方面是選通時鐘信號的同時啟動。通過這種方 法，從功能性時鐘分頻器得到正常模式時鐘。如果沒有某種形式的同步， 各種時鐘可具有隨機順序。然而，延遲故障多時鐘域測試(或者通過多 時鐘ATPG或其它)的主要要求是所有啟動事件必須發生在任何捕獲事 件之前。
這個要求源于已知的ATPG算法。ATPG把啟動和捕獲看作兩個獨 立的事件。這意味著多時鐘ATPG對啟動和捕獲事件將獨立地計算時鐘 域交叉的保持(或屏蔽)(masking)。通過啟動一個時鐘域并保持其它(一 些)時鐘域，從而產生一個安全啟動，捕獲也類似。然而，如果時鐘方 案安排一個啟動時鐘在另一域的捕獲時鐘之后，在ATPG沒有適當地屏 蔽的情況下，后一個捕獲可能破壞該啟動。
參照圖2解釋這項要求
在這個示例中，時鐘域zl交接時鐘域z2，而z2也交接域yy。多時 鐘ATPG被應用于識別交接(interface)以及適當地保持/屏蔽。
所述ATPG算法產生實現zl和z2之間的交接的圖形。zl啟動至z2， 并且通過選通zl的捕獲時鐘(虛線表示)z2的捕獲是安全的(見圖2 中的標記)。
選通z2的啟動脈沖。當z2捕獲時，ATPG也將屏蔽從z2到yy的 數據。然而，所述ATPG在yy中將只為捕獲事件而不為啟動事件進行屏
蔽(按照ATPG的術語，只有從z2到yy的最終的向量數據被屏蔽為X， 而且當z2在啟動期間是保持狀態時，初始向量數據被認為是有效的)。 示出域yy具有遲啟動，在域z2中的捕獲之后(通過交叉示出)。 這就不能被標準ATPG識別和修正。由于這個原因，需要一個啟動同步 機制。
因此，所有啟動和捕獲周期的一個可預測的順序是必要的。本發明 的方法提供了同時啟動的所有時鐘(但不一定無偏差)，但是允許捕獲時 鐘不同步。于是，各種時鐘域交接技術可以用于處理相位差異和/或不同 的頻率。
上述解釋的方法可以被應用到BIST存儲器測試，并且圖3示出了 BIST全速時序圖。
這和圖1本質上相同，但是在正常模式中允許不受限制的數目的(快 速)正常模式時鐘周期，如區域30中所示。這使得存儲器被并行測試， 但是每一個存儲器在適合的頻率測試。
現在結合圖4闡述定時硬件。從上述內容中將顯而易見，所述硬件 需要達到的各種配時要求是
-必須盡可能在測試前(即正常模式)初始化PLL并在測試期間保 持鎖存狀態。
-為了在測試儀時鐘管腳(TCK)和內部時鐘之間的無假信號切換， 有必要定義一個其中進行來回切換的公共時鐘相位。為達到這個目的， 當信號clockdiv一rst被激活(為高)時，從公共PLL源產生時鐘的所有
時鐘分頻器被設置為輸出低電平。
-為了使得多時鐘域測試強健(robust)，所有啟動事件發生在任何捕 獲事件之前。為達到這個目的，當信號clockdiv—rst轉變為低時，所有時 鐘分頻器都從上升沿開始工作。
-為了保證在測試期間與應用模式期間盡可能相同的配時條件，時鐘 使用相同的應用時鐘發生器和時鐘路徑。由于沒有使用測試專用的時鐘 發生，這意味著設計和配時封閉(timing closure)的工作減少為一個發 生器的設計。
PLL電路40從參考輸入端42提供的參考時鐘。時鐘分頻電路44 產生要求的時鐘頻率。時鐘切換模塊46插入在時鐘分頻器44之后，并
提供位于測試儀時鐘管腳48 (TCK)和PLL-分頻器產生的時鐘之間的 切換。 一個輔助輸入管腳50 clockdiv一rst用于與掃描啟動"se"信號無關地 控制切換。
該信號(clockdiv—g—rst)的選通變型(derivative) 52是時鐘分頻器 44的輸出，并控制時鐘的激活。
在切換塊46之后，時鐘控制塊(CCB)模塊54插入到每一個時鐘 輸出處。這些CCB(在時鐘發生單元級或者，如果可以，在小芯片(chiplet) 級)控制在正常模式期間釋放的時鐘脈沖的數量。例如， 一個可以用于 固定型測試，而一個可以用于延遲故障測試，其中每一個都可以被選通。
添加與時鐘分頻器有關的控制塊的方法提供一種通用的方法，并且 這種方法允許少量的配時關鍵信號(timing critical signal)。使用不連續 運行但是同時啟動的時鐘信號提供避免傾斜/假信號問題的強健設計。
圖4也示出觀U試控制塊(TCB) 56。在圖4中，TCB56、 CCB54禾口 時鐘切換46是功能性元件，而PLL40和分頻器44是測試專用器件。
在圖5中更加詳細地示出了時鐘切換。
來自管腳clockdiv一rst的信號與PLL時鐘最初是同步的，從而避免 亞穩定性問題，使用觸發器60、 62達到這個目的。
一個邏輯選通配置64以分頻器復位信號dockdiv一g一rst的形式產生 一個用于時鐘分頻器的控制信號，同時也提供一個用于輸出多路復用器 66的控制信號，該輸出多路復用器為CCB提供測試時鐘TCK，否則為 CCB提供內部產生的時鐘68。因此多路復用器功能是每一個時鐘分頻器 輸出和測試儀時鐘管腳TCK的簡單的2:1復用。
如果斷言(assert) clockdiv—rst信號，則時鐘分頻器(同步地)復 位為零，允許在分頻器時鐘和測試儀時鐘管腳TCK之間切換。當所述信 號在正常模式中去斷言(de-assert)時，則允許高速時鐘運行。
圖6的表格示出所述電路的功能。
如圖所示，邏輯電路64有三個控制輸入端，它們是
(i) tck一sel
這是一個用于選擇測試操作的測試時鐘頻率(對傳統測試時 tck_sel=l )或者用于選擇內部產生的時鐘信號(對全速測試時tck—sel=0) 的控制線。(ii) seq_se
這個輸入端取決于圖6的表格中用"S"表示的掃描使能線狀態控制 時鐘分頻器和多路復用器。
(iii) tck一en
這個輸入端作為常規的使能線，必須足夠高使得多路復用器輸出 TCK測試時鐘，并且必須對產生時鐘分頻器激勵脈沖clockdiv一g—rst而
言是高的。
邏輯電路64包括用于產生多路復用器控制輸入的第一與門64a，而 且當tck一en時為高，當tck_sel和secL_se兩個或其中之一為高時第一與 門64a為高。第二與門64b產生時鐘分頻器的復位信號clockdiv—g—rst， 而且當在輸入clockdiv—rst上的高到低的轉變已經通過觸發器60、 62時 這個復位信號變低。
或門64c、 64d完成了上述功能，其中一個64c基于tck—sel或seq_se 提供輸入給與門64a，并且其它64d提供控制線seq_se和同步clockdiv一rst
信號的或功能。
從圖6可以看出，邏輯電路64允許實現許多模式。
應用模式具有禁用的時鐘電路系統，所有三個控制線為低，致使分 頻器復位信號clockdiv—g—rst為低。
硬件支持核心測試、互連測試、調試測試和固定型測試，并且對于 這些模式中的每一個，多路復用器控制線為高以便測試時鐘TCK從多路 復用器中輸出。這就是tck—sel和tck—en都為高的結果。
圖6也示出全部控制線為高的移出模式，其中多路復用器輸出測試 時鐘TCK。
如圖6中所示，全速測試使控制線tck—en為1和tck—sel為0。這意 味著多路復用器控制取決于S的值。當S-1時，在移位模式期間，多路 復用器被控制輸出時鐘信號TCK。當Si時，在正常模式期間，多路復 用器被控制輸出內部產生的時鐘。因此，seq_Se控制時鐘多路復用器并 允許clockdiv一rst啟動或復位時鐘分頻器。
另外，時鐘分頻器僅被控制線clockdiv一rst50初始化。這具有從移 位模式期間的1到正常模式開始的0的轉變。
一旦clockdiv—rst轉變通過觸發器60、 62被傳送到clockdiv_g—rst
時鐘分頻器輸入端，這個1到0的轉變就啟動時鐘分頻電路操作。
管腳clockdiv一rst仍用作掃描輸入，但是在控制信號Seq_Se變低之 前必須輸入高(一段時間)(在正常模式退出之前反之亦然)。
時鐘分頻器44必須提供保持/復位功能以使每一個分頻器從啟動邊 沿開始。當保持激活時所有時鐘輸出必須保持低，而且一旦保持變為無 效所有時鐘輸出必須從上升沿幵始。圖7中示出了這個特點。
信號elk—div—in是PLL輸出，它被進一步分頻以提供與PLL時鐘除 以2、 3和4對應的分頻后的時鐘輸出elk—div2、 elk—div3、 elk—div4。
如圖所示，在復位信號clockdiv一g一rst變低之后PLL時鐘clk一div一in 的下一個上升沿觸發分頻后的時鐘的開始。
在采用分頻后的PLL時鐘的正常模式結束前，(當clockdiv一g一rst 變高)保持功能被重斷言(reassert),并且所有時鐘分頻器必須在0時 鐘相位保持/復位。優選地同步進行,以便激活復位不會產生假信號，假信 號可能會破壞數據，例如在BIST發動機的分析儀中。如上文概述，對 延遲故障測試而言，CCB控制著時鐘的精確數目，所以由clockdiv—g一rst 停止時鐘不是關鍵的。
對BIST-和尤其是診斷-而言，時鐘沒有假信號是很重要的，因為假 信號會導致時鐘的不確定性。因此要求分頻器提供如圖8中所示的波形。 在復位信號clockdiv一g一rst回到高之后，PLL時鐘的下一個上升沿觸發在 分頻后的時鐘中的最后一個至零的轉變。
在測試模式期間，分頻器被設置為使得只有與測試有關的復位信號 是激活的。任何功能性模式信號必須選通斷開或是禁用的。
在非測試模式中與測試有關的復位信號必須是禁用的。可以通過專 用TCB信號實現這一點。另一方面，與測試有關的復位信號在功能性模 式期間應該完全禁用。它必須保證時鐘系統在功能性模式期間可以正確 啟動。
沒有詳細說明提供內部分頻后的時鐘信號的選通的時鐘控制塊，因 為這些在本技術領域是常規的。
時鐘選通配置基本上包括一端接收被選通的時鐘信號而另一端接 收控制信號的與門，該與門可以是在其輸入端具有邏輯電路的鎖存器元 件的輸出端，例如在D型觸發器的D輸入端的邏輯電路。也可以使用小
芯片級選通，它被定義為在小芯片或核心的外殼中在每一個時鐘樹的開 始處插入的選通。中心選通(也叫做時鐘控制塊控制)是在最高級時鐘 發生器單元中并且在每個輸出時鐘之前在時鐘樹的根部插入的選通，上
述示例假定使用CCB。
對本領域的技術人員而言，選通功能的不同的可能的實現方式是顯 而易見的。在上述示例中，CCB控制在正常模式中釋放的時鐘的數量， 2個時鐘周期用于延遲故障測試和多個時鐘周期用于BIST。 ATPG也可 控制捕獲事件的啟動的發生。
上述己經示出采用各種低到高和高到低的轉變，但是當然可以反過來。
對本領域的技術人員而言，各種其他改進是顯而易見的。
權利要求
1.一種測試包括多個核心的集成電路的方法，至少兩個核心具有不同頻率的、不同的相關聯的第一和第二時鐘信號，該方法包括在第一掃描模式期間，采用定時在測試頻率(TCK)下的定時掃描鏈為電路提供測試信號；結束第一掃描模式；隨后在時鐘電路復位信號(clockdiv_rst)中提供轉變；采用在時鐘電路復位信號(clockdiv_rst)中的轉變觸發時鐘分頻電路(44)的操作，時鐘分頻電路(44)從集成電路的內部時鐘(40)獲取第一和第二時鐘信號(clk_xx、clk_yy、clk_zz)，使得第一和第二時鐘信號開始于實質上相同的時間；在測試模式期間，執行集成電路的測試，所述至少兩個核心采用從第一和第二時鐘信號(clk_xx、clk_yy、clk_zz)獲取的配時(clk_g_xx、clk_g_yy、clk_g_z1、clk_g_z2)來定時，以及結束測試模式，并開始第二掃描模式，在第二掃描模式期間采用定時在測試頻率(TCK)下的定時掃描鏈輸出測試信號的結果。
2. 根據權利要求1的方法，其中測試包括延遲故障測試。
3. 根據權利要求2的方法，其中在測試模式期間，提供第一和第二時鐘信號的兩個周期。
4. 根據權利要求3的方法，其中控制第一和第二時鐘信號使得在兩個時鐘周期之一或二者中提供時鐘脈沖。
5. 根據權利要求2至4中任意一項的方法，其中采用時鐘電路復位 信號(clOCkdiv_rSt)中的進一步轉變結束測試模式。
6. 根據權利要求1的方法，其中測試包括BIST存儲器測試。
7. 根據權利要求6的方法，其中在測試模式期間，連續地提供第一 和第二時鐘信號。
8. 根據權利要求6或7的方法，其中采用時鐘電路復位信號 (clockdiv—rst)中的進一步轉變結束測試模式。
9. 根據權利要求5或8的方法，其中通過掃描使能線(se)中的第 一轉變結束第一掃描模式，并且通過掃描使能線(se)中的第二轉變開 始第二掃描模式，第二轉變在時鐘電路復位信號(clockdiv一rst)中的所 述進一步轉變之后。
10. 根據上述權利要求中的任意一項的方法，其中在時鐘電路復位信 號(clockdiv—rst)中的轉變之后，集成電路的內部時鐘(40)的轉變觸 發時鐘分頻電路(44)的操作。
11. 根據權利要求10的方法，其中在時鐘電路復位信號 (clockdiv一rst)中的轉變被用于獲取施加到時鐘分頻器(44)的分頻器復位信號(clockdiv一gj"st)之前，采用內部時鐘(40)鎖定時鐘電路復 位信號(clockdiv一rst)中的轉變。
12. 根據權利要求11的方法，其中在分頻器復位信號 (dockdiv一g一rst)中的轉變之后，集成電路的內部時鐘(40)的下一個上升轉變觸發時鐘分頻電路(44)的操作。
13. —種用于產生時鐘信號和形成集成電路測試電路的一部分的電 路，該電路包括時鐘發生電路(40);時鐘分頻電路(44)，用于從時鐘發生電路(40)的輸出產生不同 頻率的至少第一和第二時鐘信號(clk一xx、 clk_yy、 elk—zz);以及時鐘切換單元(46)，用于在作為電路的外部輸入的測試時鐘(TCK)和所述至少第一和第二時鐘信號之間切換，其中，時鐘切換單元(46)包括用于接收觸發時鐘分頻電路(44) 的操作的信號的復位輸入(clockdiv—rst)，使得第一和第二時鐘信號開始 于實質上相同的時間。
14. 根據權利要求13的電路，其中所述至少第一和第二時鐘信號 (dk—xx、 clk_yy、 elk—zz)分別被提供給用于選通時鐘信號的相應的時鐘控制塊(54)，以便提供所選擇的時鐘脈沖，其中所選通的時鐘信號 (elk—g—xx、 elk—g_yy、 elk—g—zl、 elk—g—z2)作為電路輸出提供。
15. 根據權利要求13或14的電路，其中時鐘切換單元(46)包括采 用時鐘發生電路(40)的內部時鐘(dk_div—in)鎖存復位輸入 (clockdiv—rst)的鎖存配置(60、 62)。
16. 根據權利要求13至15中任意一項的電路，其中時鐘切換單元 (46)包括產生分頻器復位信號(clockdiv—g—rst)的邏輯電路(64)，該分頻器復位信號(clockdiv—g一rst)取決于復位輸入信號(clockdiv—rst) 的配時觸發所述至少第一和第二時鐘信號(elk—xx、 dk_jyy、 elk—zz)的 開始產生。
17. 根據權利要求16的電路，其中時鐘切換單元(46)包括在測試 時鐘(TCK)和所述至少第一和第二時鐘信號之間切換的多路復用器(66)，并且其中邏輯電路(64)產生用于多路復用器(66)的控制信號。
18. 根據權利要求13至18中任意一項的電路，可在多種模式中工作， 包括電路按透明模式工作的應用模式、采用測試時鐘的核心測試模式， 采用測試時鐘的互連模式和采用內部產生的時鐘信號的全速測試模式。
19. 根據權利要求18的電路，其中全速測試模式包括延遲故障測試 模式或BIST存儲器測試模式。
全文摘要
提供一種測試包括多個核心的集成電路的方法，至少兩個核心具有不同頻率的、不同的相關聯的第一和第二時鐘信號。采用定時在測試頻率(TCK)下的定時掃描鏈提供測試信號。在時鐘電路復位信號(clockdiv_rst)中提供轉變，觸發時鐘分頻電路(44)工作，該時鐘分頻電路(44)從集成電路的內部時鐘(40)獲取第一和第二時鐘信號(clk_xx、clk_yy、clk_zz)。因此第一和第二時鐘信號開始于實質上相同的時間，并且在測試模式期間被用于集成電路的測試。測試之后，采用定時在測試頻率(TCK)下的定時掃描鏈輸出測試結果。還提供定時硬件，并且這提供了全速測試，使得能夠在用于移位模式的相對較慢測試儀驅動時鐘和用于測試模式的由片上PLL和分頻電路產生的較快時鐘之間動態(on the fly)切換。
文檔編號G01R31/3185GK101371153SQ200780001973
公開日2009年2月18日 申請日期2007年1月4日 優先權日2006年1月6日
發明者呂迪格·佐爾巴赫, 埃爾韋·弗勒里, 戴維·P·普里斯, 湯姆·瓦葉爾斯, 約瑟夫·R·珀爾斯, 約翰·C·梅爾勒韋德, 諾貝特·斯科曼 申請人:Nxp股份有限公司