芯片、芯片互聯系統和校驗芯片互聯的方法

專利名稱：芯片、芯片互聯系統和校驗芯片互聯的方法
技術領域：
本發明涉及電子技術領域，尤其指一種芯片、芯片互聯的系統和校驗芯 片互聯的方法。
背景技術：
隨著集成電路技術的日益發展，電子器件及產品系統的集成度越來越高， 復雜度也越來越大，因此對于電路系統中芯片部件以及各芯片之間連接的測 試技術也隨之日趨復雜。現有技術中針對芯片互聯的4交-瞼，通常采用JTAG (Joint Test Action Group,聯合測試行動組)接口或CRC (Cyclical Redundancy Check,循環冗 余校驗)校驗碼進行。前者通過JATG標準測試接口并配合仿真器，可以實現 檢測芯片的互聯情況，但是不能檢測芯片接口的時序問題；而通過CRC校驗 碼進行芯片接口校驗的實現方法較為復雜，且計算量大，消耗的邏輯較多。發明內容本發明實施例提供一種芯片、芯片互聯系統和校驗芯片互聯的方法，以 解決現有技術中芯片互聯校驗實現較為復雜的缺陷。為達到上述目的，本發明實施例提出一種芯片互聯的系統，包括互聯的 前級芯片和后級芯片，所述前級芯片包括校驗序列發送單元，所述后級芯片 包括校驗序列接收單元，所述校驗序列發送單元，使用多個單比特數據生成移位校驗序列，并將 所述移位校驗序列的數據依次向所述后級芯片發送；所述校驗序列接收單元，使用所述移位校驗序列中的數據生成移位對比 序列，并將所述移位對比序列和接收的所述移位校驗序列進行比較得到校驗 結果。本發明實施例還提供了一種芯片，包括校驗序列接收單元，使用接收到 的移位才交-瞼序列中的數據生成移位對比序列，并將所述移位對比序列和所述移位校驗序列進行比較得到校驗結果；所述移位校驗序列和所述移位對比序 列為PN9序列。本發明實施例還提供了一種校驗芯片互聯的方法，包括后級芯片接收前級芯片發送的移位校驗序列；所述后級芯片使用所述移位校驗序列中的數據生成移位對比序列，并將 所述移位對比序列和接收的所述移位校驗序列進行比較得到校驗結果。與現有技術相比，本發明實施例使用多個單比特數據并根據預設算法分 別在前后級互聯芯片中生成移位校驗序列及移位對比序列，并通過對該兩個 序列進行比較可以實現芯片互聯的4交驗，且技術簡單易行，方便測試。


圖1為本發明實施例校驗芯片互聯的系統結構圖； 圖2為本發明實施例校驗序列發送的示意圖； 圖3為本發明實施例校驗序列接收的示意圖； 圖4為本發明實施例校驗芯片互聯的方法流程圖。
具體實施方式
下面結合附圖對本發明實施例進一步加以闡述。本發明公開一種芯片互聯的系統，其一個實施例如圖1所示，包括互聯 的前級芯片IOO和后級芯片200，前級芯片100包括校-驗序列發送單元110， 后級芯片200包括校驗序列接收單元210。其中，校驗序列發送單元IIO，使 用多個單比特數據根據預設的校驗算法生成移位校驗序列，并將移位校驗序 列的數據依次向后級芯片200發送；校驗序列接收單元210,使用與校驗序列 發送單元110相同的多個單比特數據，并根據與校驗序列發送單元110中相 同的校驗算法生成移位對比序列，然后將該移位對比序列和接收的移位校驗 序列進行比較得到校驗結果。其中，校驗序列發送單元110進一步包括第一運算子單元111、第一f存 子單元112及數據發送子單元113。第一運算子單元lll,使用配置的多個單 比特數據并根據預設的校驗算法生成移位校驗序列，該多個單比特數據及校 驗算法可以通過手動配置，也可以預先固化在芯片元件中；第一寄存子單元 112，與第一運算子單元111連接，對第一運算子單元111中生成的移位校-驗 序列進行移位存儲；數據發送子單元113，連接第一寄存子單元112，將第一 寄存子單元112中存儲的移位校驗序列依次向后級芯片200發送。校驗序列接收單元210進一步包括數據接收子單元211、第二運算子單元 212、第二寄存子單元213及序列校-驗子單元214。其中數據接收子單元211， 用于接收前級芯片IOO依次發送的移位校驗序列；第二運算子單元212,使用 與校驗序列發送單元110相同的多個單比特數據，并才艮據預設算法生成移位 對比序列；第二寄存子單元213,與第二運算子單元212相連接，對第二運算 子單元212中生成的移位對比序列進行移位存儲；序列才史-驗子單元214,連接 數據接收子單元211和第二運算子單元212，將第二運算子單元212中生成的 移位對比序列與數據接收子單元211所接收的移位校驗序列進行比較，如果 對應數據相同則校驗成功，否則校驗失敗。上述本發明系統實施例中，配置的單比特(bit)凄t據及校驗算法可根據 具體應用進行選取，下面以PN9序列為例對本系統實施例的應用進行說明。 當然，本發明實施例的單比特數據并非局限于PN9序列，還包括PNIO、 PN11 等初始化控制字更長的序列，都可實現本發明實施例的目的。PN9序列為初始化控制字為9bit的隨機序列，對應本系統實施例中第一 寄存子單元112及第二寄存子單元213則均由Zo、 Z!、 Z2、 Z3、 Z4、 Z5、 Z6、 Z7、 Zg的9個單bit串行的移位寄存器組成，該9個單bit串行的移位寄存器 中的數據組成一個(Zo、 Zi、 Z2、 Z3、 Z4、 Z5、 Z6、 Z7、 Zg)的序列，簡化表示 為(Zo、 Z!、…Zs)。而Zo Z8中的初始數據可以通過配置接口進行配置，也 可以預先固化在芯片器件中。同時，預先設置本系統實施例使用的校驗算法 為移位后(Zq、 Z1、…Zg〉-移位前(Z!、 Z2、 ...Z7、 Z0aZ4} (1)式(1)中，"a"為異或運算符號，Z。、 Zp…Z8分別表示Zo、 Z。…Zs位置上的數據，將移位前Z()和Z4位置上的數據進行異或，Z,Z4為異或的結果，同時將移位前Zo Z8中的數據依次左移一位，則左移一位以后Zs位置上的數據暫時為空，然后將數據Z,Z4移入到Zs的位置上，則移位之后Zo Z7位置上的數據分別與移位之前Z「Zs位置上的數據對應相同，而移位后Zg位置上的數據即為Z(/^4的結果。應用如圖1所示本發明校驗芯片互聯的系統實施例時，首先在前級芯片 IOO的校驗序列發送單元110中，通過配置接口對Zo Zs的9個單bit數據進 行配置，并將預先設定的校驗算法一起配置在校驗序列發送單元110中；之 后開始由第一運算子單元111使用Zo Zs中的單bit數據并根據公式(1》生 成移位校驗序列；而第一寄存子單元112與第一運算子單元ill相連接，對預 設的單bit數據在Zo ~ Z8中進行存儲并對后續根據(1 )生成的移位校驗序列 進行移位存儲；數據發送子單元113則用于將第一寄存子單元112存儲的移 位校驗序列依次向后級芯片200發送，由校驗算法可知每次發送位于Z。位置 上的數據。對應地，后級芯片200的校驗序列接收單元210進行芯片互聯校驗時， 首先由數據接收子單元211對數據發送子單元113依次發送的移位校驗序列 進行接收，另外，后級芯片200中的校驗算法可以直接在后級芯片200進行 配置，同時也可以通過數據接收子單元211自前級芯片100接收；第二寄存 子單元213與第一寄存子單元112相同均為9個單bit串行的移位寄存器，第 二寄存子單元213首先接收數據發送子單元113發送的初始的9個單bit數據， 該初始的9個單bit數據與校驗序列發送單元110中配置的9個單bit數據相 同，且該初始的9個單bit數據在第二寄存子單元213中依次存儲為Zo、 Zp… Z8,之后則根據第二運算子單元212的運算結果進行移位存儲；第二運算子 單元212,使用第二寄存子單元212初始存儲的Z() Z8中的單bit數據，并根 據與前級芯片相同的校驗算法公式(1)生成移位對比序列，由第二寄存子單 元213進行移位存儲；序列校驗子單元214，根據第二運算子單元212生成的 移位對比序列和接收的移位校驗序列進行比較，如果對應數據位相同則校驗成功，否則校驗失敗。 ；對于序列校驗子單元214的具體校驗過程，設前級芯片100按周期t生成 移位校驗序列移位存儲并發送序列中位于Zo的數據，由上述可知，數據接收 子單元211首先需要使用9t對初始的9個單bit數據進^f亍，接收，并將該9個單 bit數據移位存儲在后級芯片200的Zo-Zs中，而從第IO個周期，第二運算 子單元212開始使用Z。 ~ Z8中的單bit數據并根據與第 一運算子單元111相同 的沖t瞼算法生成移位對比序列，該移位對比序列通過第二寄存子單元213進 行移位存儲，同時還需由序列校驗子單元214，將該移位對比序列與數據接收 子單元211接收的移位校驗序列進行比較，而具體序列的比較可以通過下述 公式描述r 0, 4交-驗通過；移位對比序列《Z(/^廣移位校驗序列《Zo〉— 丄-人丄l (2)L 1,權驗失敗。公式(2)中的Z。和Z4分別表示位于序列Z。和Z4位置上的單bit數據， 移位校驗序列的數據是從前級芯片100中Zo的位置輸出，對于PN9的序列， 前9個周期發送的是前級芯片100中初始設置的9個單bit數據；而移位對比 序列的數據則是從第IO個周期開始產生的，因為前9個周期后級芯片200用 來接收前級芯片100發送的初始9個單bit數據，并將接收的初始9個單bit 數據移位存儲在Zo ~ Z8中，而不進行校驗的操作。當第9個周期結束的時候， 后級芯片200的Zo Zs中的數據，則與前級芯片100中初始設置Zo-Z8中的 9個單bit數據對應相同。則從第IO個周期開始，前級芯片IOO開始發送計算 產生的移位校驗序列，而后級芯片200也開始生成移位對比序列。移位校驗 序列是從前級芯片100的Zo位置輸出，移位對比序列則為后級芯片200中Z0 和Z4位置上數據異或的結果。在芯片互聯良好的情況下，移位校驗序列的數 據和移位對比序列的數據應該是相同的，而根據異或的原理，相同數據異或 的結果為0,不相同數據異或的結果為1。因此若校驗結果為0,則代表4t驗 通過，芯片互聯正常；若校驗結果為l,則代表校驗失敗，芯片互聯異常。而 校驗結杲可以通過單獨設置校驗標識寄存器進行存儲，系統只需對標識位進 行讀取，即可得知校驗結果，從而實現芯片互聯的校驗。上述本發明校驗芯片互聯的系統實施例，使用多個單bit數據并根據簡易 的預設算法分別在互聯的前、后級芯片中生成移位校驗序列及移位對比序列， 并通過對該兩個序列的對應數據位進行比較得到校驗結果，可以方便地;險測 出芯片互聯故障及時序問題，且消耗器件較少、技術實現簡單，同時也可用 于芯片的高低溫測試，并適用于各種接口的校驗，具有較好的通用性。本發明的實施例還提供了一種芯片，包括校驗序列接收單元210,使用接 收到的移位校驗序列中的數據并根據4交驗算法生成移位對比序列，然后將該 移位對比序列和接收的移位校驗序列進行比較得到校驗結果。校驗序列接收 單元210進一步包括數據接收子單元211、第二運算子單元212、第二寄存子 單元213及序列校驗子單元214。其中數據接收子單元211，用于接收前級芯 片發送的移位校驗序列；第二運算子單元212,使用接收到的移位4交-瞼序列中 的數據并根據預設算法生成移位對比序列；第二寄存子單元213，與第二運算 子單元212相連接，對第二運算子單元212中生成的移位對比序列進行移位 存儲；序列校驗子單元214,連接數據接收子單元211和第二運算子單元212, 將第二運算子單元212中生成的移位對比序列與數據接收子單元211所接收 的移位校驗序列進行比較得到校驗結果。本發明另 一 實施例的芯片在上述實施例的基礎上進一步包括校驗序列發 送單元IIO,使用多個單比特數據根據預設的校驗算法生成移位校驗序列，并 將移位校驗序列的數據依次向后級芯片發送。校驗序列發送單元110進一步 包括第一運算子單元111、第一寄存子單元112及數據發送子單元113。第一 運算子單元111,使用配置的多個單比特數據并根據預設的校驗算法生成移位 校驗序列；第一寄存子單元112,與第一運算子單元lll連接，對第一運算子 單元111中生成的移位校驗序列進行移位存儲；數據發送子單元113,連接第 一寄存子單元112,將第一寄存子單元112中存儲的移位校驗序列依次向后級芯片發送。(1)的校驗算法詳細說明如下，并如圖2所示，圖2為本發明實施例校驗序 列發送的示意圖。Zo、 Z。…Zs對應9個單bit串行的移位寄存器，移位的方向如圖中箭頭所示，Zo ~ Z8的初始值可以通過配置接口進行配置。寄存器Z0 ~ Z8的9bit數據依次向后級芯片發送，且在每個周期執行操作將Z。 Zs依次 左移；最左端的寄存器值即Zo中的數據發送到端口輸出；并按公式(l)對 Zo和Z4進行異或操作將結果移入最右端Z8中。通過時鐘驅動，每個周期均執 行上述操作從而產生PN9序列，其實現邏輯如下 Output = Z0;{Zo、 Zi、 ...Zs} = {Zi、 Z2、 …Z7、 Z。AZ4}。上述的邏輯語言描述為Zo中的數據為輸出值，且移位后(Zo、 Zp ...Z8} =移位前{2。 Z2、 ...Z7、 Z。AZ4}。對應地，上述本發明實施例芯片的校驗序列接收單元210結合PN9序列 及公式(1 )的校^r算法詳細說明如下，并如圖3所示，圖3為本發明實施例 校驗序列接收的示意圖。Zo、 Z,、…Zs同樣對應9個單bit串行的移位寄存器， 移位的方向如圖中箭頭所示，在前9個周期接收前級芯片發送的初始9個單 bit數據并依次存儲在ZQ、 Zp…Zs中，從第10個周期開始便在每個周期執 行如下操作將Zo ~ Z8中的數據依次左移；按公式(1)對Zo和Z4中的數據 進行異或操作，將結果移入最右端的Zs中，并將從前級芯片接收的移位校驗 序列數據與該結果進行比較，獲得校驗結果存儲為校驗標識位Verify—flag。其 實現邏輯如下 sIf (receive—count<9 ) 〃接收計數器receive—cout 乂人0開始計凄t(Verify—flag=0 {Z0、…ZsHZ!、 Z2、 —input};)else(Verify_flag=inputA(Z0AZ4);{Z0、 Z,、…ZsHZ" Z2、 ...Z7、 Z,Z4};)上述邏輯語言描述為，計數器從0開始計數，當計數小于9時將接收的 數據存儲在Z。 Zs中，并且每接收一個數據就向左移動一位，校驗標識位Verify_flag的值為0,表示沒有校驗的操作；當計數大于或等于9時，校驗序 列接收單元210使用Z。 Z8中的數據，并根據算法移位后{ Zo、 Z。…Zs) 二移位前(Zp Z2、 ...Z7、 ZoAZ4}，生成移位對比序列，并將該移位對比序列 與接收的數據，也即移位校驗序列進行異或，并將異或的結果設置為校驗標 識位Verify—flag的值。因此，在圖3中需要才艮據計數器的計數進行判斷，當 計數小于9時，對接收的數據進行移位存儲，不執行校驗的操作；當計數大 于或等于9時，根據接收的數據進行校驗的操作。由上所述，校驗序列接收單元210通過對移位對比序列及移位校驗序列 對應數據位的比較獲得校驗結果，并存儲為校驗標識位Verify—flag,如果其值 為真則表示校驗失敗，反之則標識校驗通過；系統通過對校驗標識位 Verify—flag進行讀取即可得知芯片互聯或時序是否存在異常，從而實現芯片互 聯的校驗。本發明還公開一種校驗芯片互聯的方法，其一實施例如圖4所示，包括 以下步驟5401、 預先設置多個單比特數據及校驗算法。本發明實施例中用于生成移位校驗序列及移位對比序列的多個單比特數 據及校驗算法需要預先進行設置，其可以手動通過預留的芯片接口進行配置， 也可以預先固化在芯片中。5402、 前級芯片使用該多個單比特數據并根據校驗算法生成移位校驗序列。經過步驟S401對單比特數據及4L驗算法進行設置后，前級芯片開始4吏用 該數據并根據預設的算法生成移位校-瞼序列。5403、 前級芯片使用移位寄存器對移位校驗序列進行移位存儲，并將移 位校驗序列的數據依次向后級芯片發送。本發明校驗芯片互聯的方法實施例中，使用單比特數并根據預設的校驗 算法生成移位校驗序列，對該序列則采取移位的方式使用串行的移位寄奇器 進行存儲，可按照周期對移位寄存器組中的數據進行校-驗運算，結合結果及 移位前的數據進行移位存儲，并從移位寄存器中選定固定位的數據按照相同的周期向后級芯片發送。5404、 后級芯片使用初始接收的多個單比特數據根據預設算法生成移位 對比序列，并通過移位寄存器進行移位存儲。后級芯片對前級芯片發送的移位校驗序列的校驗，是根據自身生成的移 位對比序列并通過對應數據位比較而進行。為保證后級芯片生成的移位對比 序列與前級芯片生成的移位校驗序列同步，后級芯片需對前級芯片中配置的 初始多個單比特數據進行接收，并與前級芯片同樣存儲為多個單比特數據， 以作為生成移位對比序列的初始數據位。同時，后級芯片還可以隨移位才交一瞼 序列一起接收在前級芯片預設的校驗算法，另一方面，移位對比序列的初始 數據及預設算法也可以在后級芯片直接按照與前級芯片相同的配置進行預 設。后級芯片在收到移位校驗序列的初始數據位后，則開始根據初始數據位 并使用與前級芯片相同的預設算法生成移位對比序列，該序列同樣可以通過 多個串行的移位寄存器進行移位存儲，其生成及移位周期應保持與前級芯片 一致，以實現后續的對應數據位校驗。5405、 后級芯片根據該移位對比序列及接收的移位4交驗序列進行比較， 如果對應數據位相同則校驗成功，否則才交驗失敗。后級芯片按照與前級芯片相同的周期生成移位對比序列，并且其初始數 據位及校驗算法均與前級芯片 一致，因此移位沖交驗序列與移位對比序列的對 應數據位應該相同，后級芯片即據此對接收的移位校驗序列數據進行校驗， 如果其與移位對比序列的對應數據位相同，則;f交驗成功；否則才交^r失敗。另外，校驗的結果可由后級芯片存儲在沖交驗標識寄存器中，系統可以直接通過 對校驗標識位進行讀取判斷芯片互聯的狀態。上述本發明實施例，通過使用多個單比特數據并根據較為簡易的預設算 法分別在前級芯片及后級芯片生成移位校驗序列及移位對比序列，并由后級 芯片對前級芯片依次發送的移位校驗序列進行接收并與移位對比序列的對應 數據位進行比較得到校驗結果，從而實現芯片互聯的校驗，其實現較為簡單， 且校驗數據及算法的計算量小，消耗的邏輯運算元件較少。以上公開的僅為本發明的幾個具體實施例，但是，本發明并非局限于此， 任何本領域的技術人員能思之的變化都應落入本發明的保護范圍。
權利要求
1、一種芯片互聯的系統，包括互聯的前級芯片和后級芯片，其特征在于，所述前級芯片包括校驗序列發送單元，所述后級芯片包括校驗序列接收單元，所述校驗序列發送單元，使用多個單比特數據生成移位校驗序列，并將所述移位校驗序列的數據依次向所述后級芯片發送；所述校驗序列接收單元，使用所述移位校驗序列中的數據生成移位對比序列，并將所述移位對比序列和接收的所述移位校驗序列進行比較得到校驗結果。
2、 如權利要求1所述芯片互聯的系統，其特征在于，所述校驗序列發送 單元進一步包括第一運算子單元、第一寄存子單元和凄t據發送子單元，所述第一運算子單元，使用所述多個單比特數據并根據預設算法生成移 位校驗序列；所述第一寄存子單元，與所述第一運算子單元連接，對所述移位校驗序 列進行移位存儲；所述數據發送子單元，將所述移位校驗序列依次輸出。
3、 如權利要求1所述芯片互聯的系統，其特征在于，所述校驗序列接收 單元進一步包括數據接收子單元、第二運算子單元、第二寄存子單元和序 列校驗子單元，所述數據接收子單元，接收所述前級芯片依次發送的移位校驗序列； 所述第二運算子單元，使用所述移位校驗序列中的數據并根據預設算法生成移位對比序列；所述第二寄存子單元，與所述第二預算子單元連接，對所述移位對比序列進行移位存儲；所述序列校驗子單元，連接所述數據接收子單元和所述第二運算子單元， 將生成的移位對比序列與所接收的移位校驗序列進行比較，如果對應數據相 同則校驗成功，否則校驗失敗。
4、 如權利要求1至3任一項所述芯片互聯的系統，其特征在于，所述移 位校驗序列及移位對比序列為PN9序列，所述單比特數據包括Zo、 Z。 Z2、Z3、 Z4、 Z5、 Z6、 Z7、 Z8,所述預設算法為移位后{ Zo、 Z!、 Z2、 Z3、 Z4、 Z5、 Z6、 Z7、 Zg)-移位前(Z。 Z2、 Z3、 Z4、 Z5、 Z6、 Z7、 Z0AZ4};所述A為異或的邏輯運算符號。
5、 一種芯片，其特征在于，包括校驗序列接收單元，使用接收到的移位 校驗序列中的數據生成移位對比序列，并將所述移位對比序列和所述移位校 驗序列進行比較得到校驗結果；所述移位校驗序列和所述移位對比序列為PN9 序列。
6、 如權利要求5所述芯片，其特征在于，所述芯片還包括校驗序列皮送 單元，使用多個單比特數據生成移位校驗序列，并將所述移位校驗序列的數 據依次輸出。
7、 一種校驗芯片互聯的方法，其特征在于，包括 后級芯片接收前級芯片發送的移位校驗序列；所述后級芯片使用所述移位校驗序列中的數據生成移位對比序列，并將 所述移位對比序列和接收的所述移位校驗序列進行比較得到校驗結果。
8、 如權利要求7所述校驗芯片互聯的方法，其特征在于，在所述后級芯 片接收前級芯片發送的移位校驗序列之前，還包括所述前級芯片使用多個 單比特數據根據預設算法生成移位校驗序列，并將所述移位校驗序列的數據 依次向所述后級芯片發送。
9、 如權利要求7所述校驗芯片互聯的方法，其特征在于，在所述后級芯 片使用所述移位校驗序列中的數據生成移位對比序列之前，還包括所述前級芯片向所述后級芯片發送所述移位校驗序列；所述后級芯片將接收的所迷移位校驗序列中的數據進行移位存儲。
10、 如權利要求7所述校驗芯片互聯的方法，其特征在于，所述將移位 對比序列和接收的移位校驗序列進行比較得到校驗結果具體包括若所述移 位對比序列和所述移位校驗序列的對應數據相同，則才交-驗成功，否則校驗失 敗。
全文摘要
本發明公開了一種校驗芯片互聯的系統，包括互聯的前級芯片和后級芯片，該前級芯片包括校驗序列發送單元，該后級芯片包括校驗序列接收單元，校驗序列發送單元，使用多個單比特數據生成移位校驗序列，并將該移位校驗序列的數據依次向后級芯片發送；校驗序列接收單元，使用移位校驗序列中的數據生成移位對比序列，并將該移位對比序列和接收的移位校驗序列進行比較得到校驗結果。本發明還公開一種校驗芯片互聯的方法和一種芯片，通過對校驗序列和對比序列進行比較，可以實現芯片互聯的校驗，且技術簡單易行，方便測試。
文檔編號G01R31/28GK101334444SQ200710123009
公開日2008年12月31日 申請日期2007年6月26日 優先權日2007年6月26日
發明者汪達生 申請人:華為技術有限公司