專利名稱：Fpga、fpga配置、調(diào)試系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及FPGA技術(shù)，更具體地說，涉及對(duì)FPGA進(jìn)行調(diào)試的才支術(shù).
背景技術(shù)：
FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程 門陣列，它是在可編程陣列邏輯(Programmable Array Logic, PAL )、 通用陣列邏輯(Generic Array Logic, GAL)、可擦除可編程邏輯器件 (Erasable Programmable Logic Device, EPLD)等可編程器件的1^出上 進(jìn)一步發(fā)展的產(chǎn)物.它是作為專用集成電路(Application Specific Integrated Circuit, ASIC )領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了 定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)
FPGA采用了邏輯單元陣列LCA( Logic Cell Array )這樣一個(gè)新概念， 內(nèi)部包括可配置邏輯模塊CLB (Configurable Logic Block)、輸出輸入模 塊IOB (Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分.FPGA
的基本特點(diǎn)主要有
1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合
用的芯片.
2 ) FPGA可做其它全定制或半定制ASIC電路的中試樣片
3) FPGA內(nèi)部有豐富的觸發(fā)器和1/0引腳.
4) FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的 器件之一.
5) FPGA采用高速互補(bǔ)高性能金屬氧化物半導(dǎo)體(Complementary High-performance Metal Oxide Semiconductor, CHMOS)工藝，功耗4氐，
可以與互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor, CMOS)、晶體管-晶體管邏輯(transistor-transistor logic, TTL)電平兼容.
可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選 擇之一.
經(jīng)過了十幾年的M，許多公司都開發(fā)出了多種可編程邏輯器件.比 較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件 系列，它們開發(fā)較早，占用了較大的PLD市場(chǎng).
FPGA是由存放在片內(nèi)隨;fe^糾儲(chǔ)器(Random Access Memory, RAM)中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM 進(jìn)行編程.用戶可以根據(jù)不同的配置模式，采用不同的編程方式。
加電時(shí)，F(xiàn)PGA芯片將可擦除可編程只讀存儲(chǔ)器(Erasable Programmable Read Only Memory, EPROM)中數(shù)據(jù)讀入片內(nèi)編程RAM 中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài).掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi) 部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用.FPGA的編程無須專用的 FPGA編程器，只須用通用的EPROM、 PROM( Programmable Read Only Memory,可編程只讀存儲(chǔ)器)編程器即可.當(dāng)需要修改FPGA功能時(shí)， 只需換一片EPROM即可.這樣，同一片F(xiàn)PGA,不同的編程數(shù)據(jù)，可以 產(chǎn)生不同的電路功能.因此，F(xiàn)PGA的使用非常靈活.
FPGA有多種配置模式并行主模式為一片F(xiàn)PGA加一片EPROM的 方式；主從才莫式可以支持一片PROM編程多片F(xiàn)PGA;串行模式可以采用 串行PROM編程FPGA;外設(shè)模式可以將FPGA作為微處理器的外設(shè)， 由微處理器對(duì)其編程.
FPGA的設(shè)計(jì)者通常在允許大規(guī)模制造FPGA用于商業(yè)用途之前對(duì)其 進(jìn)行測(cè)試和調(diào)試。設(shè)計(jì)者希望檢測(cè)進(jìn)入和/或來自FPGA的信號(hào)，從而使設(shè) 計(jì)者能夠識(shí)別并校正與FPGA相關(guān)的任何設(shè)計(jì)問題(例如，編程錯(cuò)誤)
然而，隨著FPGA設(shè)計(jì)復(fù)雜性的增加，F(xiàn)PGA的調(diào)試成為數(shù)字系統(tǒng)設(shè) 計(jì)者的巨大挑戰(zhàn).目前采用的調(diào)試方式包括采用邏輯分析器或基于JTAG
(Joint Test Action Group,聯(lián)合測(cè)試行動(dòng)小組)的軟件調(diào)試器來跟蹤 FPGA內(nèi)的行為和信號(hào).
采用邏輯分析器的方法通常需要將邏輯分析器連接到FPGA.設(shè)計(jì)者 然后使用邏輯分析器來捕捉這些信號(hào)的采樣.然而，該方法需要將FPGA 的內(nèi)部節(jié)點(diǎn)引接到一些物理1/0引腳，從而可以將邏輯分析器的探針連接 到這些物理引腳，來進(jìn)行探測(cè).盡管這是一個(gè)很有效的方法，但是它具有 顯著的缺陷
I/O引腳是FPGA中非常昂貴的資源，只有很少的I/O引腳可以用于 測(cè)試和調(diào)試；
具有信號(hào)強(qiáng)度和延遲問題；
需要附加層并難于設(shè)計(jì)，從而增加了 PCB (印刷電路板)的成本； 這種調(diào)試方法是單向的，只能通過邏輯分析器捕捉FPGA內(nèi)部的信號(hào)，
不能輸入設(shè)計(jì)者希望的測(cè)試或激勵(lì)信號(hào).
采用基于JTAG的軟件調(diào)試器方法通常需要使用內(nèi)部邏輯資源來建立 觸發(fā)邏輯并在芯片上的SRAM中存儲(chǔ)采樣數(shù)據(jù)，然后通過JTAG線將采 樣數(shù)據(jù)發(fā)送到PC (Personal Computer) 盡管該方法是FPGA調(diào)試的低 成本解決方案，然而，該方法具有明顯的缺陷
占用SRAM的資源作為采樣緩沖，影響邏輯設(shè)計(jì)；
采樣深度受SRAM的容量限制；
反應(yīng)時(shí)間長(zhǎng)，不能捕捉連續(xù)數(shù)據(jù)流；
觸發(fā)函數(shù)收到限制.
發(fā)明內(nèi)容
為了解決上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了現(xiàn)場(chǎng)可編程門陣 列(FPGA)、用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)、用于調(diào)試現(xiàn)場(chǎng)可編程 門陣列的方法、FPGA配置數(shù)據(jù)產(chǎn)品以及配置FPGA的方法和系統(tǒng).
根據(jù)本發(fā)明的一個(gè)方面，提供了一種現(xiàn)場(chǎng)可編程門陣列(FPGA)， 具有待測(cè)邏輯單元，并包括
探測(cè)信號(hào)選擇單元，用于從所述待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇
至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
根據(jù)本發(fā)明的另 一個(gè)方面，提供了 一種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的 系統(tǒng)，包括
根據(jù)上述的FPGA;以及
分析裝置，用于接收所述高速串行^機(jī)發(fā)出的信號(hào)并進(jìn)行分析. 根據(jù)本發(fā)明的另一個(gè)方面，提供了一種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的 方法，所迷現(xiàn)場(chǎng)可編程門陣列包括待測(cè)邏輯單元，所迷方法包括以下步驟 探測(cè)所述待測(cè)邏輯單元中的至少一個(gè)探測(cè)點(diǎn)處的探測(cè)信號(hào)； 將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)，發(fā)送給外部的分析裝置；以
及
對(duì)所述信號(hào)進(jìn)行分析.
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種FPGA配置數(shù)據(jù)產(chǎn)品，當(dāng)被裝 載到FPGA中時(shí)可以使該FPGA具有以下功能
探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
才艮據(jù)本發(fā)明的另一個(gè)方面，提供了一種配置FPGA的方法，包括將配 置數(shù)據(jù)裝載到FPGA中，以使該FPGA具有以下功能模塊
探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
才艮據(jù)本發(fā)明的另一個(gè)方面，提供了一種配置FPGA的系統(tǒng)，包括將配 置數(shù)據(jù)裝載到FPGA中的裝置，以使該FPGA具有以下功能模塊
探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行 _機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
相信通過以下結(jié)合附圖對(duì)本發(fā)明具體實(shí)施方式
的說明，能夠使人們更 好地了解本發(fā)明的上述和其它特點(diǎn)、優(yōu)點(diǎn)和目的.
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的FPGA的方框圖2是根據(jù)本發(fā)明的實(shí)施例的多路復(fù)用器(Multiplexer, Mux)和解 多路復(fù)用器(Demultiplexer, Demux)的示意圖3是才艮據(jù)本發(fā)明的另一個(gè)實(shí)施例的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系 統(tǒng)的方才匡圖；以及
圖4是才艮據(jù)本發(fā)明的另一個(gè)實(shí)施例的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方 法的流程圖.
具體實(shí)施例方式
下面就結(jié)合附圖對(duì)本發(fā)明的各個(gè)實(shí)施例進(jìn)行詳細(xì)的說明. 現(xiàn)場(chǎng)可編程門陣列(FPGA)
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的FPGA的方4匡圖.
如圖1所示，本實(shí)施例的FPGA 100包括待測(cè)邏輯單元101、探測(cè)信 號(hào)選擇單元102、探測(cè)信號(hào)轉(zhuǎn)換單元103、高速串行收發(fā)機(jī)1(M、激勵(lì)信號(hào) 轉(zhuǎn)換單元105、激勵(lì)信號(hào)選擇單元106、以及其它信號(hào)源1(T7.應(yīng)該理解， 本實(shí)施例的FPGA 100還包括實(shí)現(xiàn)FPGA功能的現(xiàn)有技術(shù)的其它模塊和部 件，在此為了簡(jiǎn)潔沒有示出并不進(jìn)行贅述.下面將具體地描述這些部分的 結(jié)構(gòu)、原理和功能，以及相互之間的連接關(guān)系.
待測(cè)邏輯單元101包括實(shí)現(xiàn)FPGA 100的邏輯功能的門陣列，通過對(duì) 門陣列進(jìn)行配置，來實(shí)現(xiàn)特定的邏輯功能.在FPGA IOO投入使用之前，
i殳計(jì)者需要對(duì)待測(cè)邏輯單元101進(jìn)行測(cè)試和調(diào)試，從而使設(shè)計(jì)者能夠識(shí)別 并校正與待測(cè)邏輯單元101有關(guān)的任何設(shè)計(jì)問題，例如，編程錯(cuò)誤.
為了對(duì)待測(cè)邏輯單元101進(jìn)行測(cè)試和調(diào)試，必須探測(cè)待測(cè)邏輯單元101
中的信號(hào)，并通過對(duì)探測(cè)到的信號(hào)進(jìn)行分析來進(jìn)行測(cè)試和調(diào)試.本實(shí)施例
使用探測(cè)信號(hào)選擇單元102從所述待測(cè)邏輯單元101中的多個(gè)探測(cè)點(diǎn)中選 擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)，同時(shí)獲得該探測(cè)信 號(hào)的時(shí)鐘，并將探測(cè)到的探測(cè)信號(hào)和信號(hào)時(shí)鐘發(fā)送到高速串行收發(fā)機(jī)104. 探測(cè)信號(hào)選擇單元102可以采用本領(lǐng)域的技術(shù)人員已知的任何信號(hào)選擇單 元，例如在美國(guó)專利公開US25262492A1中，特別是FIG.3A的214， .216， 217等描述的信號(hào)選擇單元，或者其它形式的信號(hào)選擇單元.只要其能夠 在待測(cè)邏輯單元101中的多個(gè)探測(cè)點(diǎn)中選擇一個(gè)或多個(gè)探測(cè)點(diǎn)進(jìn)行探測(cè)即 可，本發(fā)明對(duì)此并沒有限制.
高速串行M機(jī)104將上述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送 到外部.具體地，高速串行收發(fā)機(jī)104是現(xiàn)在FPGA中集成的I/0器件， 它是一種時(shí)分多路復(fù)用(TDM)、點(diǎn)對(duì)點(diǎn)的通信技術(shù)，即在發(fā)送端多路低 速并行信號(hào)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過傳輸4某體(光纜或銅線)，最后 在接收端高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào).這種點(diǎn)對(duì)點(diǎn)的串行通信 技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目， 從而大大降低通信成本.
一個(gè)典型高速串行收發(fā)機(jī)由發(fā)送通道和接收通道組成編碼器、串行 器、發(fā)送器以及時(shí)鐘產(chǎn)生電路組成發(fā)送通道；解碼器、解串器、接收器以 及時(shí)鐘恢復(fù)電路組成接收逸道.顧名思義，編碼器和解碼器完成編碼和解 碼功能，其中8B/10B、 64B/66B和不規(guī)則擾碼(scrambling)是最常用的 編碼方案.串行器和解串器負(fù)責(zé)從并行到串行和從串行到并行的轉(zhuǎn)換.串 行器需要時(shí)鐘產(chǎn)生電路，時(shí)鐘發(fā)生電路通常由鎖相環(huán)(PLL)來實(shí)現(xiàn).解 串器需要時(shí)鐘和數(shù)據(jù)恢復(fù)電路(CDR)，時(shí)鐘恢復(fù)電路通常也由鎖相環(huán)來 實(shí)現(xiàn)，但有多種實(shí)現(xiàn)形式如相位插植、過剩抽樣等.發(fā)送器和接收器完成 差分信號(hào)的發(fā)送和接收，其中LVDS和CML是最常用的兩種差分信號(hào)標(biāo) 準(zhǔn).另外還有一些輔助電路也是必不可少的，例如恥洛(loopback)測(cè)試、 內(nèi)置誤碼率測(cè)試等等.
高速串行收發(fā)機(jī)104的具體結(jié)構(gòu)可以參考Xilinx公司的技術(shù)文檔 "Virtex-4 RocketIO千兆位級(jí)M器用戶指南".
當(dāng)上述探測(cè)信號(hào)與高速串行收發(fā)機(jī)104不匹配時(shí)，探測(cè)信號(hào)轉(zhuǎn)換單元 103將該探測(cè)信號(hào)轉(zhuǎn)換為與高速串行M機(jī)104匹配的信號(hào).
探測(cè)信號(hào)轉(zhuǎn)換單元103可以是本領(lǐng)域的技術(shù)人員公知的任何信號(hào)轉(zhuǎn)換 單元，只要能夠?qū)⑸鲜鎏綔y(cè)信號(hào)的寬度和時(shí)鐘轉(zhuǎn)換為與高速串行收發(fā)機(jī) 104匹配的信號(hào)寬度和時(shí)鐘。探測(cè)信號(hào)轉(zhuǎn)換單元103的具體實(shí)例包括多路 復(fù)用器(Mux) /解多路復(fù)用器(Demux)，調(diào)幀器(Framer ) /解調(diào)幀器 (Deframer)等.圖2是根據(jù)本發(fā)明的實(shí)施例的Mux和Demux的一個(gè)簡(jiǎn) 單的實(shí)現(xiàn)示意圖。
在圖2中，寄存器陣列由N x M個(gè)寄存器組成，其中N為輸入的位數(shù)， M為輸出的位數(shù)(當(dāng)N〉M為Mux，否則為Demux). N和M可以動(dòng)態(tài) 配置(對(duì)于Mux, M固定為高速串行收發(fā)機(jī)104的位寬，例如為8，對(duì)于 Demux， N固定).假如輸入最大位寬是32位而輸出是固定的8位，那么 寄存器會(huì)有256個(gè)，如果當(dāng)前輸入位寬是9位，那么該9位數(shù)據(jù)依次存放 到1-9， 10-18， 19-27……64-72，在一定的時(shí)延之后，輸出端讀出1-8， 9-16，……65-72.如果在兩邊的時(shí)鐘不統(tǒng)一的情況下，可以設(shè)置兩個(gè)寄存 器陣列構(gòu)成乒乓緩沖(ping pong buffer )，同時(shí)，如果讀出端口的速度快 于輸入端口，可以在讀取完數(shù)據(jù)后插入空閑(IDLE)碼字(比如全0或者 全l)。
此外，本實(shí)施例的FPGA IOO還可以接收激勵(lì)或測(cè)試信號(hào).具體地， 可以將激勵(lì)信號(hào)從外部輸入到高速串行^Jl機(jī)104.高速串行收發(fā)機(jī)104 可以將高速串行的激勵(lì)信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械募?lì)信號(hào)，并將低速并行的 激勵(lì)信號(hào)發(fā)送到激勵(lì)信號(hào)選擇單元106.
激勵(lì)信號(hào)選擇單元106用于從高速串行收發(fā)機(jī)l(H接收到的低速并行 的激勵(lì)信號(hào)和來自其它信號(hào)源107(例如FFGA在實(shí)際應(yīng)用中的信號(hào)源等) 的信號(hào)中進(jìn)行切換選擇，并將其施加到待測(cè)邏輯單元101.也就是說，激 勵(lì)信號(hào)選擇單元106可以將來自原有的其它信號(hào)源107的信號(hào)切斷，而將 來自高速串行M機(jī)104的激勵(lì)信號(hào)施加到待測(cè)邏輯單元101.激勵(lì)信號(hào) 選擇單元106可以是本領(lǐng)域的技術(shù)人員公知的信號(hào)選擇單元，例如前面所 述選擇器的實(shí)現(xiàn)方式，只要其能夠切換選擇激勵(lì)信號(hào)和其它信號(hào)并將其施 加到待測(cè)邏輯單元IOI即可，本發(fā)明對(duì)此并沒有限制.
此外，當(dāng)高速串行收發(fā)機(jī)104接收到的激勵(lì)信號(hào)與激勵(lì)信號(hào)選擇單元 106不匹配時(shí)，激勵(lì)信號(hào)轉(zhuǎn)換單元105可以對(duì)所述激勵(lì)信號(hào)的寬度和時(shí)鐘 進(jìn)行轉(zhuǎn)換，即將所述激勵(lì)信號(hào)轉(zhuǎn)換為與激勵(lì)信號(hào)選擇單元106匹配的信號(hào). 應(yīng)該理解，激勵(lì)信號(hào)轉(zhuǎn)換單元105與上述探測(cè)信號(hào)轉(zhuǎn)換單元103基本上相 同，也可以通過Mux/Demux，調(diào)幀器/解調(diào)幀器等實(shí)現(xiàn)。此外，也可以使 用一個(gè)信號(hào)轉(zhuǎn)換單元來同時(shí)實(shí)現(xiàn)探測(cè)信號(hào)轉(zhuǎn)換單元103和激勵(lì)信號(hào)轉(zhuǎn)換單 元105的功能，本發(fā)明對(duì)此并沒有限制.
通過以上的說明可知，本實(shí)施例的FPGA 100至少具有以下優(yōu)點(diǎn) 在本實(shí)施例的FPGA 100的測(cè)試和調(diào)試過程中降低了對(duì)FPGA資源， 例如I/O引腳、嵌入式SRAM和觸發(fā)邏輯等的使用；
在本實(shí)施例的FPGA 100的測(cè)試和調(diào)試過程中提高測(cè)試信號(hào)的數(shù)量， 例如3.125Gb/s的高速串行收發(fā)機(jī)可以承載94個(gè)33M的信號(hào)或者63個(gè) 50M的信號(hào)；
本實(shí)施例的FPGA 100降低了 PCB的成本和布圖復(fù)雜性； 在本實(shí)施例的FPGA 100的測(cè)試和調(diào)試過程中能夠進(jìn)行高速模擬，從
而為調(diào)試工程師提供了功能更加強(qiáng)大的調(diào)試方法；
本實(shí)施例的FPGA 100中的高速串行M機(jī)在高速FPGA中很常用， 在許多產(chǎn)品中用到，從而使這些產(chǎn)品的調(diào)試變得容易；
在本實(shí)施例的FPGA 100的測(cè)試和調(diào)試過程中通過施加激勵(lì)信號(hào)，調(diào) 試工程師可以根據(jù)自己的需要來測(cè)試和調(diào)試本實(shí)施例的FPGAIOO。
FPGA調(diào)試系統(tǒng)
在同一發(fā)明構(gòu)思下，圖3是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的用于調(diào)試現(xiàn)
場(chǎng)可編程門陣列的系統(tǒng)的方框圖.下面就結(jié)合該圖，對(duì)本實(shí)施例進(jìn)行描述. 對(duì)于那些與前面實(shí)施例相同的部分，適當(dāng)省略其說明.
在圖3中，用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)300包括參考圖1的實(shí) 施例所述的FPGA100和分析裝置305.
FPGA100包括待測(cè)邏輯單元IOI、探測(cè)信號(hào)選擇單元102、探測(cè)信號(hào) 轉(zhuǎn)換單元103、高速串行收發(fā)機(jī)104、激勵(lì)信號(hào)轉(zhuǎn)換單元105、激勵(lì)信號(hào)選 擇單元106、以及其它信號(hào)源107.這些部分的細(xì)節(jié)與上述參考圖1的實(shí)施 例相同，在此不再贅述.
本實(shí)施例的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)300可以如下兩種方式 實(shí)現(xiàn).
第一種方式通過利用探測(cè)信號(hào)選擇單元102從待測(cè)邏輯單元101中的 多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)，同 時(shí)獲得該探測(cè)信號(hào)的時(shí)鐘，并將探測(cè)到的探測(cè)信號(hào)和信號(hào)時(shí)鐘發(fā)送到高速 串行收發(fā)機(jī)104.
然后，高速串行M機(jī)104將上述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并 且發(fā)送給分析裝置305.由分析裝置305對(duì)所述信號(hào)進(jìn)行分析，并根據(jù)分 析的結(jié)果對(duì)FPGA 100進(jìn)行調(diào)試.分析裝置305可以是本領(lǐng)域的技術(shù)人員 公知的任何分析裝置，例如分析器或圖形發(fā)生器，其可以對(duì)接收到的探測(cè) 信號(hào)進(jìn)行模擬，以確定待測(cè)邏輯單元101是否發(fā)到希望的編程狀態(tài).
此外，當(dāng)上述探測(cè)信號(hào)與高速串行M機(jī)104不匹配時(shí)，探測(cè)信號(hào)轉(zhuǎn) 換單元103將該探測(cè)信號(hào)轉(zhuǎn)換為與高速串行收發(fā)機(jī)104匹配的信號(hào).具體 的轉(zhuǎn)換方式與上述參考圖l和2的實(shí)施例相同，在此不在贅述.
笫二種方式通過分析裝置305將激勵(lì)信號(hào)輸入到高速串行M機(jī)104. 高速串行M機(jī)104可以將高速串行的激勵(lì)信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械募?lì)信 號(hào)，并將低速并行的激勵(lì)信號(hào)發(fā)送到激勵(lì)信號(hào)選擇單元106.
激勵(lì)信號(hào)選擇單元106用于從高速串行收發(fā)機(jī)104接收到的低速并行 的激勵(lì)信號(hào)和來自其它信號(hào)源107的信號(hào)中進(jìn)行切換選擇，并將其施加到 待測(cè)邏輯單元101.也就是說，激勵(lì)信號(hào)選擇單元106可以將來自原有的
其它信號(hào)源107的信號(hào)切斷，而將來自高速串行j]1j良機(jī)104的激勵(lì)信號(hào)施 加到待測(cè)邏輯單元101.
此外，當(dāng)高速串行收發(fā)機(jī)104接收到的激勵(lì)信號(hào)與激勵(lì)信號(hào)選擇單元 106不匹配時(shí)，激勵(lì)信號(hào)轉(zhuǎn)換單元105可以對(duì)所述激勵(lì)信號(hào)的寬度和時(shí)鐘 進(jìn)行轉(zhuǎn)換，即將所述激勵(lì)信號(hào)轉(zhuǎn)換為與激勵(lì)信號(hào)選擇單元106匹配的信號(hào). 具體的轉(zhuǎn)換方式與上述參考圖1和2的實(shí)施例相同，在此不在贅述。
然后，在FPGA利用激勵(lì)信號(hào)執(zhí)行其上的待測(cè)邏輯時(shí)，利用探測(cè)信號(hào) 選擇單元102從待測(cè)邏輯單元101中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)， 并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)，同時(shí)獲得該探測(cè)信號(hào)的時(shí)鐘，并將探測(cè) 到的探測(cè)信號(hào)和信號(hào)時(shí)鐘發(fā)送到高速串行收發(fā)機(jī)104.此時(shí)的探測(cè)信號(hào)是 在上述激勵(lì)信號(hào)的作用下產(chǎn)生的，從而能夠根據(jù)該探測(cè)信號(hào)和激勵(lì)信號(hào)對(duì) FPGA 100進(jìn)行有針對(duì)性的測(cè)試和調(diào)試.
然后，高速串行M機(jī)104將上述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并 且發(fā)送給分析裝置305.由分析裝置305對(duì)所述信號(hào)進(jìn)行分析，并4艮據(jù)分 析的結(jié)果對(duì)FPGA 100進(jìn)行調(diào)試.
通過以上的說明可知，本實(shí)施例的FPGA調(diào)試系統(tǒng)300至少具有以下 優(yōu)點(diǎn)
降低了對(duì)FPGA資源，例如I/O引腳、嵌入式SRAM和觸發(fā)邏輯等 的使用；
提高了測(cè)試信號(hào)的數(shù)量，例如3.125Gb/s的高速串行收發(fā)機(jī)可以承載 94個(gè)33M的信號(hào)或者63個(gè)50M的信號(hào)；
降低了 PCB的成本和布圖復(fù)雜性，從而降低了系統(tǒng)300的成本；
該FPGA調(diào)試系統(tǒng)300能夠進(jìn)行高速模擬，從而為調(diào)試工程師提供了
功能更加強(qiáng)大的調(diào)試方法；
該FPGA調(diào)試系統(tǒng)300中的高速串行M機(jī)在高速FPGA中4艮常用， 在許多產(chǎn)品中用到，從而使該系統(tǒng)300對(duì)這些產(chǎn)品的調(diào)試變得容易；
該FPGA調(diào)試系統(tǒng)300通過施加激勵(lì)信號(hào)，可以使調(diào)試工程師根據(jù)自 己的需要來測(cè)試和調(diào)試本實(shí)施例的FPGA100。
FPGA調(diào)試方法
在同一發(fā)明構(gòu)思下，圖4是才艮據(jù)本發(fā)明的另一個(gè)實(shí)施例的用于調(diào)試現(xiàn) 場(chǎng)可編程門陣列的方法的流程圖.下面就結(jié)合該圖，對(duì)本實(shí)施例進(jìn)行描述. 對(duì)于那些與前面實(shí)施例相同的部分，適當(dāng)省略其說明.
在圖4中，首先，在步驟401，探測(cè)FPGA中的待測(cè)邏輯單元中的一 個(gè)或多個(gè)探測(cè)點(diǎn)處的探測(cè)信號(hào)，同時(shí)獲得該探測(cè)信號(hào)的時(shí)鐘.待測(cè)邏輯單 元包括實(shí)現(xiàn)FPGA的邏輯功能的門陣列，通過對(duì)門陣列進(jìn)行配置，來實(shí)現(xiàn) 特定的邏輯功能.在FPGA投入使用之前，設(shè)計(jì)者需要對(duì)待測(cè)邏輯單元進(jìn) 行測(cè)試和調(diào)試，從而使設(shè)計(jì)者能夠識(shí)別并校正與待測(cè)邏輯單元有關(guān)的任何 設(shè)計(jì)問題，例如，編程錯(cuò)誤.
接著，在步驟402，將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)，發(fā)送給 外部的分析裝置.
具體地，作為實(shí)例，可以利用高速串行收發(fā)機(jī)將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)?高速串行信號(hào)，并將其發(fā)送給外部的分析裝置。
高速串行》^機(jī)是現(xiàn)在FPGA中集成的I/O器件，它是一種時(shí)分多路 復(fù)用(TDM)、點(diǎn)對(duì)點(diǎn)的通信技術(shù)，即在發(fā)送端多路低速并行信號(hào)被轉(zhuǎn)換 成高速串行信號(hào)，經(jīng)過傳輸媒體(光纜或銅線)，最后在接收端高速串行 信號(hào)重新轉(zhuǎn)換成低速并行信號(hào).這種點(diǎn)對(duì)點(diǎn)的串行通信技術(shù)充分利用傳輸 媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而大大降低通 信成本.
一個(gè)典型高速串行收發(fā)機(jī)由發(fā)送通道和接收通道組成編碼器、串行 器、發(fā)送器以及時(shí)鐘產(chǎn)生電路組成發(fā)送通道；解碼器、解串器、接收器以 及時(shí)鐘恢復(fù)電路組成接收通道.顧名思義，編碼器和解碼器完成編碼和解 碼功能，其中8B/10B、 64B/66B和不規(guī)則編碼(scrambling)是最常用的 編碼方案。串行器和解串器負(fù)責(zé)從并行到串行和從串行到并行的轉(zhuǎn)換.串 行器需要時(shí)鐘產(chǎn)生電路，時(shí)鐘發(fā)生電路通常由鎖相環(huán)(PLL)來實(shí)現(xiàn).解 串器需要時(shí)鐘和數(shù)據(jù)恢復(fù)電路(CDR)，時(shí)鐘恢復(fù)電路通常也由鎖相環(huán)來 實(shí)現(xiàn)，但有多種實(shí)現(xiàn)形式如相位插植、過剩抽樣等。發(fā)送器和接收器完成
差分信號(hào)的發(fā)送和接收，其中LVDS和CML是最常用的兩種差分信號(hào)標(biāo) 準(zhǔn)。另外還有一些輔助電路也是必不可少的，例如環(huán)路(lo叩back)測(cè)試、 內(nèi)置誤碼率測(cè)試等等.
高速串行M機(jī)的具體結(jié)構(gòu)可以參考Xilinx公司的技術(shù)文檔 RocketIO千兆位級(jí)收發(fā)器用戶指南".
此外，當(dāng)上述探測(cè)信號(hào)與高速串行M機(jī)不匹配時(shí)，還可以包括將該 探測(cè)信號(hào)轉(zhuǎn)換為與高速串行收發(fā)機(jī)匹配的信號(hào).具體的轉(zhuǎn)換方式與上述參 考圖1和2的實(shí)施例相同，在此不在贅述.
最后，在步驟403，由分析裝置對(duì)所述信號(hào)進(jìn)行分析，并根據(jù)分析的 結(jié)果對(duì)FPGA進(jìn)行調(diào)試.分析裝置可以是本領(lǐng)域的技術(shù)人員公知的任何分 析裝置，例如分析器或圖形發(fā)生器，其可以對(duì)接收到的探測(cè)信號(hào)進(jìn)行模擬， 以確定待測(cè)邏輯單元是否發(fā)到希望的編程狀態(tài).
此外，在步驟401之前，還可以將激勵(lì)信號(hào)以高速串行信號(hào)的方式輸 入FPGA.接著，將所述高速串行的激勵(lì)信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械募?lì)信號(hào)， 此時(shí)，如果需要，可以對(duì)所述低速并行的激勵(lì)信號(hào)的寬度和時(shí)鐘進(jìn)行轉(zhuǎn)換。 接著，切斷來自其它信號(hào)源的信號(hào)，將所述激勵(lì)信號(hào)施加到所述待測(cè)邏輯 單元.之后，進(jìn)行步驟401至步驟403.在步驟403,還可以根據(jù)所述探測(cè)
信號(hào)和所述激勵(lì)信號(hào)分析所述待測(cè)邏輯單元的邏輯是否正確。
通過以上的說明可知，本實(shí)施例的FPGA調(diào)試方法至少具有以下優(yōu)點(diǎn) 降低了對(duì)FPGA資源，例如I/O引腳、嵌入式SRAM和觸發(fā)邏輯等
的使用；
提高了測(cè)試信號(hào)的數(shù)量，例如3.125Gb/s的高速串行收發(fā)機(jī)可以承栽 94個(gè)33M的信號(hào)或者63個(gè)50M的信號(hào)；
本實(shí)施例的FPGA調(diào)試方法針對(duì)的FPGA降低了 PCB的成本和布圖
復(fù)雜性；
該FPGA調(diào)試方法能夠進(jìn)行高速模擬，從而為調(diào)試工程師提供了功能 更加強(qiáng)大的調(diào)試方法；
該FPGA調(diào)試方法中使用的高速串行tt機(jī)在高速FPGA中4艮常用，
在許多產(chǎn)品中用到，從而使這些產(chǎn)品的調(diào)試變得容易；
該FPGA調(diào)試方法通過施加激勵(lì)信號(hào)，可以使調(diào)試工程師根據(jù)自己的 需要來測(cè)試和調(diào)試FPGA. FPGA配置數(shù)據(jù)產(chǎn)品
在同一發(fā)明構(gòu)思下，根據(jù)本發(fā)明的一個(gè)實(shí)施例提供了一種FPGA配置 數(shù)據(jù)產(chǎn)品.下面就對(duì)本實(shí)施例進(jìn)行描述.對(duì)于那些與前面實(shí)施例相同的部 分，適當(dāng)省略其說明.
本實(shí)施例的FPGA配置數(shù)據(jù)產(chǎn)品，當(dāng)被裝栽到FPGA中時(shí)可以使該
FPGA具有以下功能模塊
探測(cè)信號(hào)選擇單元，用于從FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中 選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
此外，當(dāng)本實(shí)施例的FPGA配置數(shù)據(jù)產(chǎn)品被裝載到FPGA中時(shí)還可以 使該FPGA具有以下功能模塊
探測(cè)信號(hào)轉(zhuǎn)換單元，當(dāng)所述探測(cè)信號(hào)與所述高速串行收發(fā)機(jī)不匹配時(shí)， 將所述探測(cè)信號(hào)轉(zhuǎn)換為與所述高速串行收發(fā)機(jī)匹配的信號(hào)，其中所述探測(cè) 信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述探測(cè)信號(hào)的寬度和時(shí)鐘.
此外，當(dāng)本實(shí)施例的FPGA配置數(shù)據(jù)產(chǎn)品被裝載到FPGA中時(shí)還可以 使該FPGA具有以下功 能
所述高速串行^機(jī)還接收激勵(lì)信號(hào)，并如果需要，將高速串行的信 號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械男盘?hào)，以及所述FPGA還包括以下功能模塊
激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元；以及
激勵(lì)信號(hào)轉(zhuǎn)換單元，當(dāng)所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)與所述 激勵(lì)信號(hào)選擇單元不匹配時(shí)，將所述激勵(lì)信號(hào)轉(zhuǎn)換為與所述激勵(lì)信號(hào)選擇 單元匹配的信號(hào)，其中所述激勵(lì)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述激勵(lì)信號(hào)的寬度和 時(shí)鐘.
通過以上的說明可知，本實(shí)施例的FPGA配置數(shù)據(jù)產(chǎn)品可以使FPGA 至少具有以下優(yōu)點(diǎn)
在FPGA的調(diào)試過程中降低了對(duì)FPGA資源，例如1/0引腳、嵌入式 SRAM和觸發(fā)邏輯等的使用；
在FPGA的調(diào)試過程中提高了測(cè)試信號(hào)的數(shù)量，例如3.125Gb/s的高 速串行收發(fā)機(jī)可以承載94個(gè)33M的信號(hào)或者63個(gè)50M的信號(hào)；
降低了 PCB的成本和布圖復(fù)雜性；
在FPGA的調(diào)試過程中能夠進(jìn)行高速模擬，從而為調(diào)試工程師提供了 功能更加強(qiáng)大的調(diào)試方法；
涉及的高速串行收發(fā)機(jī)在高速FPGA中很常用，將在許多產(chǎn)品中用到， 從而使這些產(chǎn)品的調(diào)試變得容易；
在FPGA的調(diào)試過程中通過施加激勵(lì)信號(hào)，調(diào)試工程師可以根據(jù)自己 的需要來測(cè)試和調(diào)試本實(shí)施例的FPGA100.
配置FPGA的方法和系統(tǒng)
在同一發(fā)明構(gòu)思下，根據(jù)本發(fā)明的一個(gè)實(shí)施例提供了一種配置FPGA 的方法和系統(tǒng)。下面就對(duì)本實(shí)施例進(jìn)行描述.對(duì)于那些與前面實(shí)施例相同 的部分，適當(dāng)省略其說明.
本實(shí)施例的配置FPGA的方法，包括將配置數(shù)據(jù)裝載到FPGA中，以 以使該FPGA具有以下功能模塊
探測(cè)信號(hào)選擇單元，用于從FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中 選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
此外，本實(shí)施例的配置FPGA的方法還可以使該FPGA具有以下功能 模塊探測(cè)信號(hào)轉(zhuǎn)換單元，當(dāng)所述探測(cè)信號(hào)與所述高速串行M機(jī)不匹配 時(shí)，將所述探測(cè)信號(hào)轉(zhuǎn)換為與所述高速串行收發(fā)機(jī)匹配的信號(hào)，其中所述 探測(cè)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述探測(cè)信號(hào)的寬度和時(shí)鐘.
此夕卜，本實(shí)施例的配置FPGA的方法還可以使該FPGA具有以下功能 模塊所述高速串行收發(fā)機(jī)還接收激勵(lì)信號(hào)，并如果需要，將高速串行的 信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械男盘?hào)，以及所述FPGA還包括
激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元；以及
激勵(lì)信號(hào)轉(zhuǎn)換單元，當(dāng)所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)與所述 激勵(lì)信號(hào)選擇單元不匹配時(shí)，將所述激勵(lì)信號(hào)轉(zhuǎn)換為與所述激勵(lì)信號(hào)選擇 單元匹配的信號(hào)，其中所述激勵(lì)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述激勵(lì)信號(hào)的寬度和 時(shí)鐘.
本實(shí)施例的配置FPGA的系統(tǒng)，包括將配置數(shù)據(jù)裝栽到FPGA中的裝 置，以使該FPGA具有以下功能模塊
探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及
高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
此外，本實(shí)施例的配置FPGA的系統(tǒng)還可以使該FPGA具有以下功能 模塊探測(cè)信號(hào)轉(zhuǎn)換單元，當(dāng)所述探測(cè)信號(hào)與所述高速串行M機(jī)不匹配 時(shí)，將所述探測(cè)信號(hào)轉(zhuǎn)換為與所述高速串行收發(fā)機(jī)匹配的信號(hào)，其中所述 探測(cè)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述探測(cè)信號(hào)的寬度和時(shí)鐘.
此外，本實(shí)施例的配置FPGA的系統(tǒng)還可以使該FPGA具有以下功能 模塊所述高速串行收發(fā)機(jī)還接收激勵(lì)信號(hào)，并如果需要，將高速串行的 信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械男盘?hào)，以及所述FPGA還包括
激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元；以及
激勵(lì)信號(hào)轉(zhuǎn)換單元，當(dāng)所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)與所述 激勵(lì)信號(hào)選擇單元不匹配時(shí)，將所述激勵(lì)信號(hào)轉(zhuǎn)換為與所述激勵(lì)信號(hào)選擇 單元匹配的信號(hào)，其中所述激勵(lì)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述激勵(lì)信號(hào)的寬度和 時(shí)鐘.
通過以上的說明可知，本實(shí)施例的配置FPGA的方法和系統(tǒng)可以使 FPGA至少具有以下優(yōu)點(diǎn)
在FPGA的調(diào)試過程中降低了對(duì)FPGA資源，例如I/O引腳、嵌入式 SRAM和觸發(fā)邏輯等的使用；
在FPGA的調(diào)試過程中提高了測(cè)試信號(hào)的數(shù)量，例如3.125Gb/s的高 速串行收發(fā)機(jī)可以承栽94個(gè)33M的信號(hào)或者63個(gè)50M的信號(hào)；
降低了 PCB的成本和布圖復(fù)雜性；
在FPGA的調(diào)試過程中能夠進(jìn)行高速模擬，從而為調(diào)試工程師提供了 功能更加強(qiáng)大的調(diào)試方法；
涉及的高速串行M機(jī)在高速FPGA中很常用，將在許多產(chǎn)品中用到， 從而使這些產(chǎn)品的調(diào)試變得容易；
在FPGA的調(diào)試過程中通過施加激勵(lì)信號(hào)，調(diào)試工程師可以根據(jù)自己 的需要來測(cè)試和調(diào)試本實(shí)施例的FPGA 100.
以上雖然通過一些示例性的實(shí)施例詳細(xì)地描述了本發(fā)明的現(xiàn)場(chǎng)可編程 門陣列、用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)、用于調(diào)試現(xiàn)場(chǎng)可編程門陣列 的方法、FPGA配置數(shù)據(jù)產(chǎn)品以及配置FPGA的方法和系統(tǒng)，但是以上這 些實(shí)施例并不是窮舉的，本領(lǐng)域技術(shù)人員可以在本發(fā)明的精神和范圍內(nèi)實(shí) 現(xiàn)各種變化和修改.因此，本發(fā)明并不限于這些實(shí)施例，本發(fā)明的范圍僅 由所附權(quán)利要求為準(zhǔn).
權(quán)利要求
1.一種現(xiàn)場(chǎng)可編程門陣列(FPGA)，具有待測(cè)邏輯單元，并包括探測(cè)信號(hào)選擇單元，用于從所述待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送到外部。
2. 根據(jù)權(quán)利要求1所述的現(xiàn)場(chǎng)可編程門陣列，還包括 探測(cè)信號(hào)轉(zhuǎn)換單元，當(dāng)所述探測(cè)信號(hào)與所述高速串行^機(jī)不匹配時(shí)，將所述探測(cè)信號(hào)轉(zhuǎn)換為與所述高速串行收發(fā)機(jī)匹配的信號(hào).
3. 根據(jù)權(quán)利要求1或2所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述高速 串行收發(fā)機(jī)還接收激勵(lì)信號(hào)，所述FPGA還包括激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元.
4. 根據(jù)權(quán)利要求3所述的現(xiàn)場(chǎng)可編程門陣列，還包括 激勵(lì)信號(hào)轉(zhuǎn)換單元，當(dāng)所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)與所述激勵(lì)信號(hào)選擇單元不匹配時(shí)，將所述激勵(lì)信號(hào)轉(zhuǎn)換為與所述激勵(lì)信號(hào)選擇 單元匹配的信號(hào)。
5. 根據(jù)權(quán)利要求2所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述探測(cè)信號(hào) 轉(zhuǎn)換單元轉(zhuǎn)換所述探測(cè)信號(hào)的寬度和時(shí)鐘.
6. 根據(jù)權(quán)利要求4所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述激勵(lì)信號(hào) 轉(zhuǎn)換單元轉(zhuǎn)換所述激勵(lì)信號(hào)的寬度和時(shí)鐘.
7. 根據(jù)權(quán)利要求1-6中任何一項(xiàng)所述的現(xiàn)場(chǎng)可編程門陣列，其中， 所述高速串行M機(jī)將高速串行的信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械男盘?hào).
8. —種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)，包括 根據(jù)權(quán)利要求1-7中任何一項(xiàng)所述的FPGA;以及分析裝置，用于接收所述高速串行M機(jī)發(fā)出的信號(hào)并進(jìn)行分析.
9. 根據(jù)權(quán)利要求8所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)，其中，所述分析裝置還向所述高速串行^機(jī)發(fā)送激勵(lì)信號(hào).
10. —種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法，所述現(xiàn)場(chǎng)可編程門陣列 包括待測(cè)邏輯單元，所述方法包括以下步驟探測(cè)所述待測(cè)邏輯單元中的至少 一個(gè)探測(cè)點(diǎn)處的探測(cè)信號(hào)； 將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)，發(fā)送給外部的分析裝置；以及對(duì)所述信號(hào)進(jìn)行分析.
11. 根據(jù)權(quán)利要求10所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法，還 包括以下步驟特激勵(lì)信號(hào)以高速串行信號(hào)的方式輸入所述現(xiàn)場(chǎng)可編程門陣列； 將所述高速串行的激勵(lì)信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械募?lì)信號(hào)；以及 將所述激勵(lì)信號(hào)施加到所述待測(cè)邏輯單元.
12. 根據(jù)權(quán)利要求10或11所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方 法，其中，所述對(duì)所述信號(hào)進(jìn)行分析的步驟包括根據(jù)所述信號(hào)和所述激勵(lì) 信號(hào)分析所述待測(cè)邏輯單元的邏輯是否正確.
13. —種FPGA配置數(shù)據(jù)產(chǎn)品，當(dāng)被裝載到FPGA中時(shí)可以使該 FPGA具有以下功能模塊探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
14. 一種配置FPGA的方法，包括將配置數(shù)據(jù)裝載到FPGA中，以 使該FPGA具有以下功能模塊探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
15. 根據(jù)權(quán)利要求14所述的方法，其中，所述高速串行^機(jī)還接收激勵(lì)信號(hào)，所述方法進(jìn)一步包括將配置數(shù)據(jù)裝載到FPGA中以使所述 FPGA具有以下功能才莫塊激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元.
16. —種配置FPGA的系統(tǒng)，包括將配置數(shù)據(jù)裝載到FPGA中的裝 置，以使該FPGA具有以下功能模塊探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè) 點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及高速串行M機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā) 送到外部.
17. 根據(jù)權(quán)利要求16所迷的系統(tǒng)，其中，所述高速串行MM接 收激勵(lì)信號(hào)，以及，所述FPGA還具有以下功能模塊激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào) 或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元.
全文摘要
本發(fā)明提供了現(xiàn)場(chǎng)可編程門陣列(FPGA)、用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)、用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法、FPGA配置數(shù)據(jù)產(chǎn)品以及配置FPGA的方法和系統(tǒng)。根據(jù)本發(fā)明的一個(gè)方面，提供了一種現(xiàn)場(chǎng)可編程門陣列(FPGA)，具有待測(cè)邏輯單元，并包括探測(cè)信號(hào)選擇單元，用于從所述待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送到外部。
文檔編號(hào)G01R31/3185GK101191819SQ20061014947
公開日2008年6月4日 申請(qǐng)日期2006年11月21日 優(yōu)先權(quán)日2006年11月21日
發(fā)明者強(qiáng) 劉, 彧 李, 楊雨東, 林國(guó)輝 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司