專利名稱：半導體設備測試裝置及半導體設備測試方法
技術領域：
本發明涉及一種半導體設備測試裝置及半導體設備測試方法，具體來說，涉及一種能夠同時測試在單個半導體襯底(晶片)上制造的多個增強和/或高速運行型半導體器件的半導體設備測試裝置及半導體設備測試方法。
背景技術：
隨著對增強和/或高性能電子設備的需求，需要將高度集成、高速或者大容量的半導體設備(LSI電路)安裝在電子設備上。
為此，半導體設備包含的半導體器件(LSI芯片)的運行速度提高，外接端子的個數增加，并且外接端子之間的間隔減小。尤其在系統LSI電路中，這種趨勢顯著，因此具有高可靠性的系統LSI電路的測試變得困難。
另一方面，作為相關產業的一個共同問題，需要同時測試多個半導體器件，例如均具有多個外接端子的系統LSI芯片，以保持生產率及減少生產成本。
尤其是，為了滿足不斷擴展的半導體設備市場的需求，對均具有許多微小外接端子且同時處于在一個半導體襯底(晶片)上制成狀態下的多個半導體器件，以高測試精度(電特性和機械接觸特性)進行測試是一個基本問題。
用于測試半導體器件的測試系統的基本結構包括LSI測試器(tester)主體和測試基板(探針卡)。探針卡包括開口；探針，設置于開口中，用以與待測試半導體器件的電極端子接觸；測試器引腳連接端子，設置在測試基板的周緣；電導線，連接在探針與測試器引腳連接端子之間；電源導電層；接地導電層等。
探針與待測試半導體器件的電極端子接觸，并且在這種狀態下，LSI測試器主體的引腳與探針卡的測試器引腳連接端子相連接。因此，在半導體器件與LSI測試器主體之間建立電連接，從而對半導體器件進行測試。
在現有技術中，同時測試在一個半導體襯底上制成的多個半導體器件。例如，日本特開昭56-61136和日本特開平9-172143公開了使探針與兩個橫向、縱向或者斜向相鄰的半導體芯片的電極接觸，從而同時對這兩個半導體芯片進行測試。
在同時測試兩個橫向或縱向設置的半導體器件(半導體芯片)的情況下，如果使電極端子的設置方向與半導體芯片的設置方向一致，例如如同在半導體存儲器(存儲裝置)中以電極端子設置的方向為公共方向，則易于使探針與兩個半導體芯片的電極接觸，并且可使從探針引出的電導線長度均勻。
日本特開平11-16963和日本實開昭57-183571公開了一種探針卡的結構，其中該探針卡設置有四個相分離的觸針組，并公開了使用這種探針卡同時測試四個半導體芯片，其中所述四個半導體芯片位于與一個半導體襯底上形成的多個半導體芯片相對應且所述多個半導體芯片分離的位置。
當上述測試系統應用于測試增強和/或高速運行型半導體器件時，基本要求是縮短LSI測試器(主要測試設備)的每個通路(引腳)端子與待測試半導體器件的一個相應電極端子之間的傳輸距離，并且使待測試半導體器件的各個電極端子之間的傳輸電路的距離差異最小化。這是因為阻抗隨著傳輸電路長度的增加而增加，從而電響應下降。此外，如果傳輸電路距離(布線長度或者探針長度)存在差異，則會出現電信號傳輸延遲(變形)，因此在各個端子之間電信號的輸入/輸出計時出現時間差。
為了優化信號傳輸電路的電特性(最小化信號傳輸電路之間的距離及減小其差異)，與待測試半導體器件的電極端子的設置相對應，探針卡的電導線分布在半導體器件周緣的四邊，并且分別連接到接觸端子(探測端子)。通過這種方法，對于待測試半導體器件的各個電極端子，可實現信號傳輸路徑的最小化和均勻化。對于測試單個半導體器件的情況，這種方式具有優勢。
然而，對于同時測試在同一半導體襯底上制成的多個半導體器件以提高測試效率的情況，上述現有技術的方式可能難以應用。在日本特開昭56-61136和日本特開平9-172143公開的技術中，對于電極端子設置在每個待測試半導體器件四邊的情況，在相鄰半導體器件之間的邊界附近，探針應延伸跨過半導體器件，以與在垂直于半導體器件設置方向的方向上設置的電極端子接觸。因此，探針的長度需要比其他探針的長度長。
此外，在相鄰半導體器件的邊界部分，電極端子在垂直于半導體器件設置方向的方向上設置，用于所述電極端子的探針延伸跨過半導體器件；并且在相同的方向上平行地且在與相同的待測試半導體器件的相反電極端子接觸的探針附近引導所述探針。從而在探針引出的位置這些探針的密度增加，這就導致探針之間的寄生電容增加。因此，以這種設置及引導探針的方式，難以實現上述對低阻抗和傳輸電路優化(使距離最小化和均勻化)的需要。
對于兩個斜向相鄰的半導體芯片，為了測試這兩個半導體芯片，設置于探針卡中的針可以從這些半導體芯片的拐角處同時進行接觸。以這種方式，能夠避免探針延伸跨過半導體芯片。然而，同樣以這種應用于斜向相鄰的半導體芯片的方式，則不能使從半導體器件的四邊引出的探針長度均勻。因此，這種方式也不是根本的解決辦法。
根據日本特開平11-16963和日本實開昭57-183571，能夠同時測試四個半導體器件(半導體芯片)。然而，對于從四個觸針(探針)組中引出電導線、引出用于測試器引腳連接端子的電導線等的具體方式，并沒有公開具體的方案。此外，沒有公開對于實現多個諸如增強和/或高速運行型半導體器件等電子部件的模擬測試。
因此，對于同時測試設置在一個公共半導體襯底上、四邊均具有電極端子的多個半導體器件，且保持從待測試半導體器件引出的信號傳輸路徑具有低阻抗并具有基本相等的長度，現有技術中沒有提供這樣的知識。
發明內容
根據本發明，一種用于測試在一個公共半導體襯底上制成的多個半導體器件的探針卡，其包括上面設置有多個測試單元的基板，每個單元包括與所述半導體器件的電極端子相對應的探針、和與探針連接的導電層；一種用于同時測試在一個公共半導體襯底上制造的多個半導體器件的半導體設備測試方法，其采用上面設置有多個測試單元的基板，每個單元包括與所述半導體器件的電極端子相對應的探針、和與探針連接的導電層。
根據以下結合附圖的詳細描述，本發明的其他目的和進一步特征將變得更清楚。
圖1示出在根據本發明的測試裝置中探針卡結構的俯視圖；圖2示出在根據本發明的測試裝置中探針卡結構的側視圖；圖3示出在根據本發明的測試裝置中探針卡結構的主要部分的剖視圖；圖4示出在根據本發明的測試裝置的探針卡中接地導電層結構的主要部分的俯視圖；圖5示出在根據本發明的測試裝置的探針卡中信號線導電層結構的主要部分的俯視圖；以及圖6示出根據本發明的測試裝置的探針卡的變體實施例的俯視圖。
在這種結構中，對于在一個公共半導體襯底上制造的多個(例如四個)半導體器件，能夠以與測試單個半導體器件的情況相同的測試性能，同時進行測試。
因此，能夠有效地進行增強和/或高速運行型半導體器件等的測試，并且能夠實現半導體器件生產率的提高和生產成本的減少。
下面，以實施例的形式，詳細描述根據本發明的電子元件測試裝置和測試方法。根據本發明，在測試單元中設置與待測試半導體器件相對應的開口和設置于開口中的探針、以及相應于探針即與任一探針連接的電源導電層、接地導電層及信號線導電層。在這種裝置中，作為基本結構，多個(例如四個)測試單元電隔離地安裝在探針卡基板上，其個數相應于將要同時測試的待測試半導體器件的個數。即，除了接地導電層的特定部分，信號線導電層、電源導電層及接地導電層基本上不與其他測試單元共享。
圖1示出在根據本發明的測試裝置中，上面設置有探針的探針卡(測試基板)表面，也就是面向待測試半導體襯底的表面。圖2簡要示出部分探針卡的側表面。圖3示出圖1所示結構的主要部分的剖視圖。
在圖1所示的探針卡(測試基板)100中，四個測試單元TU1至TU4設置在探針卡基板11上。探針卡基板11具有多層互連結構，該結構包括由玻璃環氧樹脂制成的層間絕緣材料和由銅(Cu)制成、設置在絕緣材料的正面、反面及內側的多個導電層。
圖3示出這種多層互連結構，其為探針卡基板11的主要部分。這種多層互連結構包括信號線導電層、電源導電層及接地導電層。每個測試單元均設置有這些導線導電層、電源導電層及接地導電層，并且各個測試單元以電絕緣方式相互隔離。
在每個測試單元中，設有貫穿探針卡基板11的矩形開口12。這個矩形開口12相應于在待測公共半導體襯底上制成的待測試半導體器件。這些矩形開口12的設置方式為在各個測試單元之間這些矩形開口12相互分離一定間隔，所述間隔的寬度可延伸過或者跨過多個(例如兩個、三個等)半導體器件。所述間隔所跨過的半導體器件的個數可適當地選擇。請注意開口12的形狀應當選擇為與待測電子元件的電極端子相應的形狀或排列，并且不限于本實施例中的“矩形”。
此外，開口12設置為穿過探針卡基板11的這種結構也出現在現有技術中。然而，在本發明中這種開口的設置不是必須的。即對于需要改善機械強度或耐熱性的情況下，可省略這種開口，或者即使設置這種開口，也可以用金屬或者這種通路(via)絕緣材料等填充。因此，本發明也可以實施為基本上不具有這種開口的探針卡基板。
在測試單元的矩形開口12中，在開口12四個側邊的每一側邊上，從探針卡基板11的第一主表面(即面向待測試半導體器件的表面)，以傾斜的方式設置多個探針13，從而使探針13的一端13a與待測試半導體器件的電極端子接觸。這些探針13的個數和相互間隔設置為與待測試半導體器件的電極端子的實際布置相對應。
探針13由鎢(W)制成，并且如圖3所示，探針13通過樹脂材料32固定在陶瓷框架31上，該陶瓷框架31設置在探針卡基板11的開口12外周，而探針的另一端13b以焊接法等固定連接至設置在探針卡基板11上的端子部33。然后，經相應的接地導電層51、電源導電層52及信號線導電層53、以及層間連接通路34，使端子部33電連接到各個引腳連接端子部60。
在探針卡基板11的兩個側面，也就是正面和反面，除了用于信號線導電層和電源導電層的連接端子部60之外，還以平面形式設有接地導電層51。
此外，對于每個測試單元，作為探針卡基板11的中間層，上述電源導電層52和信號線導電層53分別通過絕緣材料54沿厚度方向交替設置在接地導電層51之間。接地導電層51也通過絕緣材料54以平面形式設置在電源導電層52與信號線導電層53之間，因此可避免來自電源導電層52的噪聲等對信號線導電層53的影響。
接地導電層51與信號線導電層53位于同一層中，并被設置在信號線之間。該接地導電層51與設置于上下層的接地導電層一起包圍信號線，從而避免與其它信號線之間的相互干擾。如此層疊在多層中的接地導電層沿層疊方向(厚度方向)通過層間連接通路34而相互連接。每個測試單元中均制造這種互連。
在各個測試單元之間，只有設置在探針卡基板11的第二主表面(與面向待測試半導體器件的上述第一主表面相反的表面)上的接地導電層51A在中心部分(圖1中表示為圓環“S”)相互連接。
請注意圖1示出了上面設置有探針13的表面，即面向待測試半導體器件的第一主表面。在圖1中，沒有示出設置在第一主表面和中間層上的接地導電層，但通過虛線示出設置在探針卡基板11的第二主表面上的接地導電層51A和引腳連接部(下文將描述)。即如圖1所示，在距離探針13接觸的待測試半導體器件最遠的位置，電連接接地導電層51A，從而使整個探針卡11的接地電勢相同。
通過接地導電層的這些設置和連接，使多個待測試半導體器件中的一個待測試半導體器件產生的噪聲影響相應測試單元的其他待測試半導體器件的可能性非常低。請注意在各個測試單元之間，甚至在探針卡基板11的中心部分，如圖4所示(圖4示出了與圖1的中心圓環“S”相應的部分)，設置在除了探針卡基板11的第二主表面(即與面向待測試半導體器件的第一主表面相反的表面)的頂層以外的其他層上的接地導電層51相互隔開。
此外，選擇性地加寬電源導電層52，從而在每個布線層(未示出)中電源導電層52具有盡可能寬的圖案。
在探針卡基板11的第二主表面上(與面向待測試半導體器件的第一主表面相反的表面)，在設置接地導電層51A的區域之外，引腳連接端子部60以與接地導電層51A電絕緣的方式設置(參見圖1)測試期間從LSI測試器主體等延伸的測試端子(未示出)連接到引腳連接端子部60，借此進行供電、測試信號輸入/輸出等。因此，引腳連接端子部60設置在探針卡基板11周緣附近。相應于LSI測試器主體的各個電極/端子，引腳連接端子部60分為電源供應端子部61和測試信號端子部62，每個端子部均包括多個端子。
在電源供應端子部61中，從LSI測試器主體延伸的測試端子連接到從探針卡基板11周緣起的四行端子。從探針卡基板11周緣起的第五行和第六行端子通過內部導電層與上述四行端子相連接，并且其他電導線可與其連接。相反，電源供應端子部61的所有端子構造為與從LSI測試器主體延伸的測試端子連接。這種結構可用于不應設有電源增強層(下文將描述)的情況。
在測試信號端子部62中，接地電勢端子行62ga設置在一個測試信號端子行sa與另一測試信號端子行sb之間。請注意在圖1中，設置在測試信號端子行sb的內側即開口12側邊的端子行也是接地電勢端子行。
在各個測試單元中，通過上述多層互連，將與探針13連接的電源導電層、接地導電層及信號線導電層導引至這些引腳連接端子部60，并將其分別連接至相應的端子。
在上述結構的探針卡中，設置在開口12四個側邊上的各個探針13到引腳連接端子部分60的距離相應于這四個側邊的位置和方向而相互不同，因此從探針13到引腳連接端子部60的傳輸線長度彼此明顯不同。因此，如圖5所示，在本發明中，具有短傳輸長度的信號線導電層53的傳輸線長度(從探針13到引腳連接端子部60)延長，其原因是以所示的U型(53A)引導這些信號線導電層53。因此，一個單元中的所有信號線導電層基本上相同，即獲得等長的導電結構。
另一方面，對于位于端子部33附近的電源導電層或接地導電層，使用層間連接通路34，進行探針13與電源導電層或接地導電層之間的連接，其中探針13的另一端與端子部33連接，如圖3所示。這些電源導電層和接地導電層制成為具有較寬的寬度，從而其長度不會引起實質的問題。
因此，在根據本發明的測試裝置中，在探針卡中設有多個探針組。在這種結構中，為了同時測試多個待測試半導體器件，對于多個待測試半導體器件中的各個待測試半導體器件，與一個探針組相應的電源導電層、接地導電層及信號線導電層與該探針組一起被包含在每個測試單元中。此外，在單個探針卡中設置多個測試單元，并且與各個探針連接的信號線導電層采用了包括等長布線結構的優化結構。因此，當同時測試多個待測試半導體器件時，可在不影響其他測試單元的情況下，進行每個測試單元的測試。從而能夠使此測試中評估(evaluate)的半導體器件保持非常高的可靠性。
通過進一步提高測試單元布置的精度，通過使用設置在單個探針卡(未示出)中的更多個(例如六個或八個)測試單元，能夠以相同的高精度同時進行測試。因此，可更有效地進行諸如增強和/或高速運行型半導體器件等半導體器件的測試，因此可獲得半導體器件生產率的提高和生產成本的減少。
在圖1所示的實施例中，為使與從LSI測試器主體延伸出的測試端子的連接更易于進行，引腳連接端子部60設置在探針卡基板11的周緣附近。因此，設置于開口的一側(即位于探針卡基板11中心部分的一側)的探針13與引腳連接端子部60之間的距離，比設置于開口的另一側(即位于引腳連接端子部60一側)的探針13與同一引腳連接端子部60之間的距離長。
因此，取決于特定的測試條件等，供給設置于開口12的一側(即位于探針卡基板11中心部分的一側)的探針13的電力，其與供給設置于開口另一側(位于引腳連接端子部60的一側)的探針的電力相比，可能變得不充足。
為了避免這種問題，在圖6所示本發明的另一實施例中，對于每個測試單元，在探針卡基板11的第二主表面(即與面向待測試半導體器件的第一主表面相反的表面)，沿著開口的這些側邊(即位于探針卡基板11中心部分的一側)設置上述電源增強導電層70。然后，采用具有涂層的電導線80連接電源增強導電層70與電源引腳連接端子部61a。由于開口的上述側邊垂直延伸，因此電源增強導電層70制成為以L形延伸，并且在其端部，電源增強導電層70通過具有涂層的電導線80與電源引腳連接端子部61a相連接。通過電源導電層52和層間連接通路34，使電源增強導電層70電連接到相應的探針13。
通過如此設置電源增強導電層70，能夠使供給設置于開口一側(位于探針卡基板11的中心部分的一側)的探針的電力充足。因此，當同時測試諸如增強和/或高速運行型半導體器件等多個半導體器件時，能夠以更高的可靠性進行各個測試單元的測試。
對于應該增加電源增強導電層70的電流容量的情況，可以增大電源增強導電層70的厚度，或者可以使電源增強導電層70具有多層結構。當電源增強導電層70這樣設置在探針卡基板11的第二主表面(即與面向待測試半導體器件的第一主表面相反的表面)，如同上文參考圖1所述的上述接地導電層51A之間的連接，頂層上的測試單元之間的連接難以實現。
在這種情況下，以如同上述接地導電層51A之間連接的連接方式，使位于探針卡基板11的第一主表面起更內層的接地導電層之間連接。請注意上述電源增強導電層70更適于設置在探針卡基板11的第一主表面(面向待測試半導體器件的表面)上。在這種情況下，接地導電層51A設置在第二主表面(與面向待測試半導體器件的第一主表面相反的表面)上。
上述根據本發明的測試裝置和測試方法適用于測試增強和/或高速運行型半導體器件。然而，本發明的應用不限于此，并且本發明可應用于其他常規的半導體器件以及其他電子元件。
此外，本發明不限于上述實施例，并且可以在不脫離本發明請求保護的基本構思的情況下進行變化和修改。
本申請基于2005年10月31日申請的日本在先申請No.2005-315995，在此通過參考援引其全部內容。
權利要求
1.一種半導體設備測試裝置，用于測試在一個半導體襯底上制成的多個半導體器件，包括基板，所述基板上設置有多個測試單元，每個單元包括與所述半導體器件的電極端子相對應的探針、和與所述探針連接的導電層。
2.如權利要求1所述的半導體設備測試裝置，其中所述測試單元包括與設置在所述半導體襯底上的待測試半導體器件相對應的開口部；以及所述探針設置在所述開口部的周緣。
3.如權利要求1所述的半導體設備測試裝置，其中所述測試單元具有與設置在所述半導體襯底上的待測試半導體器件相對應的矩形開口部；以及所述探針設置在所述矩形開口部的四個側邊。
4.如權利要求3所述的半導體設備測試裝置，其中在所述基板中，各個測試單元的矩形開口部的設置方式為所述矩形開口與N個待測試半導體器件相對應地相互分離一定距離，其中N為整數。
5.如權利要求1所述的半導體設備測試裝置，其中在所述測試單元中，與所述探針連接的導電層到引腳連接部的長度相等。
6.如權利要求1所述的半導體設備測試裝置，其中在所述基板中，在各個測試單元之間設有接地導電層。
7.一種半導體設備測試方法，用于同時測試在一個半導體襯底上制成的多個半導體器件，該方法使用上面設置有多個測試單元的基板，每個單元包括與所述半導體器件的電極端子相對應的探針、和與所述探針連接的導電層。
全文摘要
一種半導體設備測試裝置，用于測試在一個半導體襯底上制成的多個半導體器件，包括上面設置有多個測試單元的基板，每個單元包括與半導體器件的電極端子相對應的探針、和與所述探針連接的導電層。
文檔編號G01R31/26GK1959425SQ200610008548
公開日2007年5月9日 申請日期2006年2月17日 優先權日2005年10月31日
發明者丸山茂幸, 有坂義一, 田代一宏, 片山孝幸, 小澤徹, 木村雄伸 申請人:富士通株式會社