用于自動測試設置的裝置和方法

專利名稱：用于自動測試設置的裝置和方法
技術領域：
本發明涉及邏輯分析儀中的自動測試設置裝置和方法。
背景技術：
諸如片上系統(SOC)、現場可編程門陣列(FPGA)和專用集成電路(ASIC)之類的現代集成系統通常包含被設計用來輔助電路內測試的特征。當對諸如現場可編程門陣列(FPGA)的大型電路執行電路內測試時，通常的過程是在整個操作范圍內給予電路真實情況下的激勵，并在整個電路內的各個點處監控結果信號。這種類型的測試通常被稱為shmoo測試。
例如示波器和邏輯分析儀的測試儀器是用于電路內測試的重要工具。許多數字設計師習慣于使用邏輯分析儀作為調試助手來測試其原形板。他們使用邏輯分析儀來幫助揭示集成問題以及設計錯誤。為了觀察系統的行為，設計師探測各個總線和芯片，試圖隔離問題的根源。正是通過這種對各個組件的探測和反復探測，才可以收集足夠的信息來正確地估計導致問題的因素。利用該信息，工程小組可以理解該錯誤，并且給出解決方案。
當工程師需要訪問內部探測點時，其首先改變設計，并將信號集合布線到輸出點上，所述輸出點一般為一組輸出管腳。這些輸出管腳通常被放置在PC板上，在PC板上，與測試儀器相關聯的探針可以捕捉信號。連接位置一般是連接器(諸如berg帶、samtec組件或mictor組件)，但是也可以是無連接封裝(即，軟接觸)。每個探測類型都具有特殊的電線，其配對到PC板上的連接器，并將這些信號布線到邏輯分析儀。可替代方法是使用飛線，其能夠直接附接到芯片的輸出引線。然后，工程師必須設置邏輯分析儀以從輸出點捕捉信號。
設置邏輯分析儀以探測來自ASIC或FPGA的信號的過程一般花費數小時。為了設置邏輯分析儀，工程師首先必須手工地識別出與每個內部信號相關聯的輸出管腳。其次，工程師必須手工地識別出與每個輸出管腳相關聯的探測管腳。然后，手工地識別出與每個探測管腳相關聯的邏輯分析探頭(pod)和信道。最后，確定每個信道的最佳采樣點，并手工地調整儀器輸入信道的采樣點以補償信道間延遲。
當前方法有多個缺點。首先過程費時。每個信號被獨立處理。過程是手工的，并且必須以一次一個信號的方式每個信號執行該過程。從而當信號數目增加時，用于設置的時間量增加。設計師一般通過在紙上寫下多條信息，并在邏輯分析儀的設置菜單上手工地輸入信道分配和信號名稱，來管理這一翻譯過程。這一過程可花費數小時，并且每次當用戶設置新的測量時都必須被執行。其次，過程單調且容易出錯。錯誤示例包括錯誤地識別布線到具體FPGA管腳的信號；錯誤地刻畫PC板的布線；在邏輯分析儀中錯誤地說明信道或探頭；并且在邏輯分析儀菜單中錯誤地標注或拼寫信號。當測試采用多路的輸出信號區(bank)的系統時，這些問題中的每一個都會惡化，如在2004年8月20日提交的未決美國申請序列號10/923,460中所公開的，這里通過引用結合于此。
本發明的發明人意識到，需要這樣一種裝置和方法，其用于減少設置邏輯分析儀(或其他類型的測試儀器)所需的時間，同時減少與當前方法相關聯的錯誤。

發明內容
針對以上問題，本發明提供了用于在邏輯分析儀中進行自動測試設置的裝置和方法。
根據本發明的第一方面，公開了一種用于設置測試儀器以執行對電路的測量的裝置和方法，所述電路具有施加到多個輸出管腳上的多個信號，該方法包括檢索關于輸出管腳的配置參數，所述配置參數包括輸出管腳的識別信息；基于配置參數，將測試儀器配置為以接口連接輸出管腳；在與測試儀器相關聯的屏幕上圖形地顯示出與測試儀器相關聯的一列輸入線和一列輸出管腳；以及允許用戶在圖形顯示上將每個輸出管腳關聯到每個輸出管腳所連接的輸入線。
根據本發明的第二方面，提供了一種用于設置測試儀器以執行對電路的測量的方法，所述電路具有施加到多個輸出管腳上的多個信號，該方法包括將測試儀器連接到所述電路；將關于輸出管腳的配置參數從電路傳送到測試儀器，所述配置參數包括輸出管腳的識別信息；基于配置參數，將測試儀器配置為以接口連接輸出管腳；將信號從測試儀器發送到電路，以指示電路在所選擇的輸出管腳上輸出測試信號；以及識別在測試儀器內哪一個信道接收了所述測試信號，并且將所識別的信道關聯到所選擇的輸出管腳。
根據本發明的第三方面，提供了一種用于配置邏輯分析儀以測試FPGA的方法，該方法包括1)將指令從邏輯分析儀發送到FPGA，從而指導FPGA在所選擇的輸出管腳上輸出高邏輯電平；2)掃描邏輯分析儀上的輸入信道，以識別哪一個輸入信道展現出高邏輯電平；3)在邏輯分析儀內，將所識別的輸入信道映射到所選擇的輸出管腳；4)以不同的所選輸出管腳重復步驟1到3，直到每個輸出管腳都已被映射到信道。
根據本發明的第四方面，提供了一種測試儀器，其包括響應于軟件的處理器、顯示器、提供用于測試的多個信道的探針以及軟件。所述軟件致使處理器執行以下步驟將測試儀器配置為以接口連接被測設備；從被測設備獲得關于被測設備上的輸出管腳的配置信息；在顯示器上圖形地顯示出被測設備上的一列輸出管腳和一列信道；以及允許用戶在顯示器上將每個輸出管腳關聯到一個信道，在所述信道上，來自所述輸出管腳的信號被測試儀器所接收。
根據本發明的第五方面，提供了一種測試系統，其包括FPGA和邏輯分析儀。所述FPGA具有專用于調試的多個輸出管腳；一組控制寄存器，其中包括描述了多個輸出管腳的數據和影響輸出管腳的操作的數據；以及用于發送和接收配置數據的第一接口，所述配置數據包括影響控制寄存器內容的指令。所述邏輯分析儀包括響應于軟件的處理器、顯示器、提供用于測試的多個信道的探針以及軟件。所述軟件致使處理器執行以下步驟將邏輯分析儀配置為以接口連接所述FPGA；從控制寄存器獲得關于所述FPGA上的輸出管腳的配置信息；在顯示器上圖形地顯示出FPGA上的一列輸出管腳和一列信道；以及允許用戶在顯示器上將每個輸出管腳關聯到一個信道，在所述信道上，來自所述輸出管腳的信號被邏輯分析儀所接收。


從下面結合附圖對本發明的詳細描述中，可獲得對本發明的理解，在附圖中圖1是根據本發明實施例的動態探測的框圖。
圖2是根據本發明實施例用在動態探測中的狀態跟蹤核心的框圖。
圖3是根據本發明實施例用在動態探測中的時序跟蹤核心的框圖。
圖4是根據本發明優選實施例的邏輯分析儀400的框圖。
圖5的流程圖描述了準備邏輯分析儀以用于測試會話的方法。
圖6是根據本發明優選實施例由軟件產生的圖形顯示的屏幕截圖。
圖7是與圖6中所示的電纜連接按鈕有關的圖形顯示的屏幕截圖。
圖8是與圖6中所示的配置設備按鈕有關的圖形顯示的屏幕截圖。
圖9是與圖6中所示的管腳映射按鈕有關的圖形顯示的屏幕截圖。
圖10是與圖6中所示的屬性按鈕有關的圖形顯示的屏幕截圖。
圖11是與核心和區的選擇相關聯的圖形顯示的屏幕截圖。
圖12是根據本發明優選實施例由軟件產生的圖形顯示的屏幕截圖。
圖13是與圖11中所示的裁剪總線/信號名稱按鈕有關的圖形顯示的屏幕截圖。
圖14是根據本發明實施例用在動態探測中的狀態跟蹤核心的框圖。
圖15是根據本發明實施例用在動態探測中的時序跟蹤核心的框圖。
圖16A到圖16F是根據本發明實施例的方法的流程圖。
圖17是用來在被測設備的所選管腳上輸出測試信號的電路框圖。
圖18是用來在被測設備的所選管腳上輸出測試信號的電路框圖。
具體實施例方式
下面詳細參考本發明，在附圖中圖示了本發明的示例，附圖中相同的標號指代相同的元件。下面的詳細描述展現了可以由數據位操作的例程和符號表示來實現的方法，所述數據位操作的例程和符號表示處于計算機可讀介質、關聯處理器、邏輯分析儀、數字存儲示波器、配置有數據采集卡的通用個人計算機等等之內。這里的方法通常指的是一系列導致期望結果的步驟或動作，因而包含諸如“例程”、“程序”、“對象”、“函數”、“子例程”和“過程”之類的技術術語。這些描述和表達是本領域技術人員用來有效地向本領域其他技術人員傳達其工作實質的手段。
下面將結合邏輯分析儀上的實現來描述本發明的裝置和方法，但是這里陳述的方法可運行在通用計算機或其他網絡設備上并且提供必要的信號處理能力，所述網絡設備被存儲在計算機中的例程選擇性地激活或重配置。而且，這里所表示的方法并不固有地與任何具體設備相關，相反地，例程可以根據這里的教導而使用各種設備。可執行本發明功能的機器包括由諸如Agilent技術公司、HP公司和Tecktronix公司以及其他測試和測量裝備的制造商所制造的設備。
關于這里所描述的軟件，本領域的普通技術人員應意識到，存在各種平臺和語言，用于創建執行這里概述的過程的軟件。本發明的實施例可使用多種C語言中的任何一種來實現，然而，本領域的普通技術人員還應當意識到，實際平臺和語言的選擇經常要聽從實際構造的系統的具體要求，從而使得對于一種系統可用的平臺和語言可能對于另一種系統并不有效。
下面將結合在未決美國申請No.10/923,460中描述的系統上的實現來描述本發明，這里通過引用將該申請結合于此。為了便于理解將本發明應用于這種系統的情況，提供了圖1-3和下面的關聯討論。然而，本領域普通技術人員應意識到，本發明也適用于多種電路，包括不能實現這里描述的多路輸出的FPGA和ASIC。
圖1是根據本發明實施例的動態探測系統100的框圖。動態探測系統100簡化了例如FPGA和片上系統(SOC)上的調試。動態探測系統100提供了有助于電路內調試的可觀測性。盡管動態探測系統100被設計用于SOC流(允許保留用于SOC的所有現有工具、設計過程和HDL)，但是本發明并不限于SOC，而是可用于在或不在FPGA上的各種環境中。
動態探測系統100通常包括連接到FPGA 101內的一個或多個跟蹤核心跟蹤核心104的邏輯分析儀110。跟蹤核心104包括專用調試核心，該專用調試核心將內部信號從FPGA 101布線到邏輯分析儀110。跟蹤核心104將來自SOC 102(或者更一般地，被測電路)中的一個或多個核心106n的內部信號連接到由邏輯分析儀110探測的輸出管腳。邏輯分析儀110和FPGA 101由兩個總線120和122連接。
來自核心106n的數據信號在數據信號總線122上從FPGA 101上的空閑管腳獲得。數據信號總線122一般，但不是必要地包括與邏輯分析儀110相關聯的規則探測連接。由于空閑管腳的數目通常少于需要探測的信號數目，因此跟蹤核心104切換管腳上的信號輸出，以提供可選擇的信號區。這里互換地使用術語“信號”和“信道”。
邏輯分析儀110通常包括邏輯分析部分112和探測控制部分114。邏輯分析儀110例如可以基于Agilent 16903A。邏輯分析部分112通常包括已知的邏輯分析儀，而探測控制部分114通常包括在邏輯分析部分112附帶的操作系統下運行的附加軟件。探測控制部分114通常使用串行通信總線120來監視并控制跟蹤核心104，串行通信總線120根據多種串行通信標準中的任何一種運行，所述串行通信標準例如是IEEE 1149.1，也稱為JTAG。
動態探測系統100可被配置用于狀態或時序測量。狀態測量對于所有到跟蹤核心的輸入采用單個采樣采樣時鐘。狀態核心的采樣時鐘來自于SOC 102內部。時序測量不使用設計所提供的采樣時鐘。相反地，使用邏輯分析儀110生成的時鐘，在邏輯分析儀110上采樣跟蹤數據。從而，利用配置用于時序測量的跟蹤核心104(“時序跟蹤核心”)，可以檢查SOC 102中的失靈，而配置用于狀態測量的跟蹤核心104(“狀態跟蹤核心”)只用于同步測量。
盡管存在各種FPGA工具可被修改用來加入跟蹤核心104，但是下面的討論僅限于使用ChipScope工具進行創建和加入。跟蹤核心104可通過兩種方法，即實例化和插入而被加入到FPGA 101中。通過實例化加入跟蹤核心104要求SOC設計者修改其HDL，并將跟蹤核心104實例化到其設計中。實例化的核心實際上是可以在最終FPGA布局布線期間連接的黑匣設計。用于加入跟蹤核心104的替代方法是使用Xilinx的ChipScopeCore Inserter工具的插入。該工具采用諸如SOC的綜合設計，并使用設計EDIF文件加入跟蹤核心104。這種情況下，不修改SOC的HDL，并且可以使用該核心插入工具來定義跟蹤核心104的大小，并連接跟蹤核心104。
對于每個插入的核心，Xilinx軟件輸出“.cdc”文件。.cdc文件包含了描述關聯核心、關聯EDIF文件和所選擇的FPGA I/O標準的信息，在關聯EDIF文件中，可找到每個可選擇區的信號名稱。表1包含了CDC文件的示例。

表1
圖2是根據本發明實施例的用在動態探測100中的狀態跟蹤核心200(也稱為核心200)的框圖。核心200通常包括復用器(mux)204、數據校準單元206、時分復用器(TDM)208、輸出管腳210、以及統稱為核心寄存器213的一組狀態和控制寄存器。核心寄存器213提供對邏輯分析儀110的監督訪問。復用器204、數據校準單元206、TDM 208和輸出管腳210提供SOC 102上的被探測信號和進入邏輯分析儀110的輸出管腳(見圖1)之間的物理鏈路。該物理鏈路被同步到經由信道224而由SOC 102提供的采樣時鐘222。
緩沖器202位于復用器204和SOC 102之間。緩沖器202通常包括跨復用器204的輸入的寄存器。緩沖器202隔離核心200與SOC 102。這一隔離有兩個好處。首先，復用器204不直接連接到被探測信號。緩沖器202中的寄存器充當流水線寄存器，從而只將一個額外負載加入到SOC信號中，并且隱藏了任何復用器延遲。第二個好處是可禁止緩沖器202中的寄存器，以阻擋信號經過其到達核心200的其余部分。優點是通過簡單地禁止緩沖器202，可以關閉核心200以節省功率。
復用器204通常包括并行復用器，該并行復用器將來自多個輸入區的信號組或區引導到單個輸出區。輸入區的數目是可配置的，并且可設為任何期望值，例如從2個區到2048個區。利用每個附加區，增大了可觀測的信號數目。每個區被連接到SOC 102中的信號集合106n。集合中的每個信號可從SOC 102內的任何位置獲得，包括SOC總線220。在圖2中，數據信號連接226中的每個線路代表一個信號(或信道)區，例如多個物理信號線，如32個分離的數據源。每個信號集合106n中的信號數目可由設計者定義，但是(不使用TDM 208)通常對應于專用于調試的輸出管腳210的數目。
使用一個或多個選擇線212切換復用器204的輸出。選擇線212由核心寄存器213中的邏輯分析儀110所設置的條目所驅動。選擇線212的數目依賴于應用到復用器204的區的數目。例如，如果有四個區(如圖2所示)，則兩個選擇線212就足夠了。如果使用了八個區，則需要三個選擇線212。
復用器204的輸出可被寄存(未示出)以將復用器邏輯流水化，并且增強核心200的性能。主要的好處是核心200不僅將運行得更快，而且將更加不容易與整個SOC的時序預算發生干擾。
在SOC 102和核心200之間的物理信號鏈路的末端是輸出管腳210。輸出管腳210通常包括FPGA輸出緩沖器和管腳/焊球。邏輯分析儀110經由數據信道122物理地連接到輸出管腳。當創建核心200時，用戶通常基于FPGA 101中的可用調試/空閑管腳，來指定/設置去往邏輯分析儀110的數據信道的數目。核心200有兩種類型的去往邏輯分析儀110的信道。第一種信道類型是用來傳送來自時鐘222的時鐘信號以用在對跟蹤數據214采樣過程中的時鐘信道。時鐘222通常包括SOC 102所提供的跟蹤核心的采樣時鐘。時鐘信道224一般只需要一個管腳。第二種信道類型是將被探測信號從SOC 102傳送到邏輯分析儀110的數據信號信道。
圖3是根據本發明實施例的用在動態探測中的時序跟蹤核心300(也稱為核心300)的框圖。時序跟蹤核心通常包括復用器(mux)302、輸出管腳306和核心寄存器308。復用器302和輸出管腳306提供在內部信號和輸出管腳之間的物理鏈路。該物理鏈路在核心300內部是異步的，并且不需要來自SOC 102的采樣時鐘。物理鏈路上的數據由邏輯分析儀110(見圖1)使用邏輯分析儀的高速采樣時鐘來捕捉。寄存器308用作對邏輯分析儀110的監督訪問。
除了可選的輸入和輸出寄存器以外，時序核心復用器302類似于狀態核心復用器204。時序核心復用器302將輸入區導引到輸出端，但是不寄存輸入或輸出，從而允許穿過復用器的數據達到真正的異步。例如，復用器輸入區的數目范圍例如可以從2到1024，并且當創建核心300時設置該數目。在圖3中，數據信號連接310中的每條線代表一個信號區，例如多個物理信號線(或信道)，如32個分離數據源。使用連接到寄存器308的選擇線304來切換復用器輸出。去往復用器304的輸入302可以來自于FPGA 101內部的任意位置，從而允許SOC 102內的任何信號靈活地連接到時序跟蹤核心300。
復用器302的輸出傳到輸出管腳306。這些管腳代表連接到邏輯分析儀110的輸出緩沖器和管腳/焊球。當創建核心300時，用戶指定管腳數目、管腳位置和用于核心300的輸出的輸出緩沖器標準。由于不使用來自SOC 102的時鐘信道，因此核心300只具有數據信號信道；然而，時鐘信號可以作為數據信號來發送。通常，核心300所使用的管腳數目總是等于數據信號信道的數目。
被探測的SOC信號和輸出管腳306之間的路徑是無約束的假路徑。該通路在FPGA 101中是不受約束的，因為從被探測SOC信號到輸出管腳306的路徑沒有寄存器。由于不存在寄存器，因此FPGA布局布線工具不考慮任何時序約束。因而，FPGA工具將該路徑視為無約束的假路徑。這一行為的效果是使被探測信號的時序不會影響SOC 101的時序預算。
使用無約束路徑的一個缺點是時序跟蹤核心數據會產生延遲。這種情況下，不能使用邏輯分析儀110的延遲均衡特性。這個問題的解決方案是要么加入路徑約束，要么創建FPGA時序報告，并且歸一化邏輯分析儀110所捕捉的數據。本領域的技術人員很容易獲得實現這兩種解決方案的資源。
時序跟蹤核心300沒有數據校準或TDM單元。關于數據校準單元，用戶可通過使用邏輯分析儀對輸入過采樣，手工地對數據進行延遲均衡(歸一化)操作。不能有TDM是因為核心300缺少SOC采樣時鐘，從SOC采樣時鐘可以在其上升和下降沿輸運數據。然而，省略這些單元減少了核心300的大小。
時序跟蹤核心300試圖在大范圍上幫助測量異步事件。核心300并不用來幫助發現FPGA 101內部單個觸發器的精確設置和保持窗口。而是用來幫助發現相對于其他信號反轉太早或太晚的信號。核心300也可用來檢測輸入管腳處的失靈，這種失靈可以指示PCB上的錯誤。核心300可幫助確定信號保持高或低電平的時間有多長，以及以什么速率反轉。最后，核心300可用在多時鐘域調試中，允許來自兩個或更多時鐘域的信號被邏輯分析儀110同時檢查。
邏輯分析儀圖4是適合于使用本發明實施例的邏輯分析儀400的框圖。邏輯分析儀400通常根據信號的邏輯電平相對時間的變化，來獲取、分析并顯示多種信號。在圖4所示的分析儀中，邏輯分析儀400包括可使用高級計算機程序語言編程的通用計算機系統和被特別編程的專用硬件，以用于執行信號獲取、分析和顯示功能。本發明可被實現在諸如獨立邏輯分析儀的其他環境中，或者使用運行在板載處理器、ASIC、固件、硬件或其組合的專用程序來實現。
邏輯分析儀400包括處理器402、系統存儲器404、輸入/輸出(I/O)卡406、諸如硬盤驅動器、軟盤驅動器等的存儲單元412。分析儀400還可包括一個或多個用戶輸入/輸出設備，諸如鍵盤408、點選設備410和顯示器414。系統存儲器404用于存儲軟件，包括程序指令、計算機可讀程序和數據。在優選實施例中，系統存儲器404包括隨機存取存儲器(RAM)。顯示器414是陰極射線顯示器或LCD，并且被邏輯地或物理地劃分為圖像元素(像素)的陣列。輸入/輸出(I/O)接口卡406可以是調制解調器卡、網絡接口卡、聲卡等等。有利的是，至少一個I/O接口卡406可包括基于JTAG標準的接口，或者可以接口到基于JTAG標準的電纜的接口，諸如串行COM端口或并行打印機端口。
處理器402一般是商業可獲得的處理器，諸如來自Intel公司的Pentium微處理器，或者來自IBM和Motorola的PowerPC系列微處理器。還可獲得許多其他的處理器。這種處理器執行被稱為操作系統414的程序，從而提供圖形用戶接口(GUI)416和窗口系統，操作系統414例如是包括來自Microsoft公司的Windows XP的Windows操作系統的各種版本，或者是可以從許多供應商，如Sun微系統公司、HP公司和AT&T獲得的Unix操作系統。操作系統414控制諸如本發明的軟件實施例的其他計算機程序的執行，并且提供調度、輸入輸出控制、文件和數據管理、存儲器管理和通信控制以及相關服務。處理器402和操作系統414通常定義了虛線框401所示的計算機平臺，在計算機平臺上可寫入以高級編程語言編寫的應用程序。邏輯分析儀400的功能元件經由系統總線428相互通信。
信號獲取模塊422包含電路和軟件，所述電路和軟件經由數據信道424對來自被測設備418的邏輯信號426進行采樣和數字化。換句話說，信號獲取模塊422接收并數字化周期性獲得的邏輯信號426的樣本。采樣時間間隔可以是操作者指定的，或者同步于從被測設備418接收的邏輯信號426，例如由被測設備418所生成的時鐘信號。邏輯信號426經采樣和數字化后的表示由信號獲取模塊422臨時存儲以用于分析。
基于由操作者定義的觸發順序，確定用于后續存儲和顯示的采樣邏輯信號426的選擇部分。觸發順序通常由兩個參數指定，即識別要存儲信號數據的事件的觸發定義，和識別由觸發定義所定義的事件的相對位置的觸發位置。在獲取存儲器429中存儲在指定事件之前和之后發生的預定數量的信號數據。
邏輯分析儀400還包括視頻顯示控制器427。計算機平臺401使用標準windows應用程序接口(API)來驅動視頻顯示控制器427。觸發順序通過位于應用程序接口416中的測量規范模型來定義。
硬件資源分配器420插入在信號獲取硬件422和圖形用戶接口416之間，在所述圖形用戶接口416上，信號測量規范模型被呈現給用戶。通常，硬件資源分配器分配并配置必需的硬件資源，并且將測量規范翻譯為硬件控制數據，軟件驅動器使用硬件控制數據對信號獲取硬件資源編程。
自動測試設置軟件邏輯分析儀400在依照所選擇的操作系統而規定的軟件的控制下進行操作。這里描述的軟件將基于Windows XP操作系統進行描述。另外，這里描述的實施例將基于利用圖1到圖3所闡明的教導(例如經由諸如基于JTAG標準的電纜之類的串行通信電纜來控制的復用器的使用)的被測設備來描述。本領域的普通技術人員應意識到，本發明可適用于帶有和不帶有附加通信電纜的其他被測設備。
圖5的流程圖描述了準備將邏輯分析儀用于測試會話的方法。方法開始于步驟500。在步驟502，測試工程師接通測試裝備，如邏輯分析儀，并且將測試夾具(即，mictor、軟接觸、samtec、或飛線探針等示例)插入到被測設備上的測試點中，例如插入到支持ASIC或FPGA的PC板上。然后在步驟504，從被測設備中檢索核心配置信息，例如經由JTAG通信鏈路從核心寄存器中檢索。配置信息可包括可用于詢問的核心標識；核心所使用的管腳數目和輸出管腳的輸出標準。在步驟506，選擇核心以映射。
在步驟508，將被測設備上的輸出管腳映射到探針上的輸入管腳。該映射可利用圖形用戶接口來執行，在所述圖形用戶接口中，將輸出管腳的圖形表示呈現給用戶，并且要求用戶在其上映射邏輯分析儀的信道。通過將每個輸出管腳移動到其關聯信道，用戶完成映射。在下文中將要討論的改進中，提出了一種用于自動識別被測設備上的輸出管腳和邏輯分析儀上的信道之間的對應關系的方法。
在步驟510，邏輯分析儀被配置為接口到被測設備的輸出管腳上。例如，將探針設置為輸出管腳的輸出標準，如LVTTL、LVDS和SSTL。然后在步驟512，將施加到被測設備的輸出管腳上的信號的信號名稱被映射到邏輯分析儀的信道上，以允許在邏輯分析儀的顯示器上顯示信號名稱及其對應的信道。在已知的方法中，用戶通過手工地給邏輯分析儀中的每個信道輸入并分配名稱，來執行這一過程。根據本發明，關于施加到輸出管腳的信號的信息被檢索，并被用于識別邏輯分析儀上的信道。例如，可以從與被測設備相關聯的EDIF文件中檢索該信息。或者，可以將提供了每個信號與其所施加到的輸出管腳之間的對應關系的文件存儲在磁盤上，或存儲在被測設備上的存儲位置中。該文件隨后被檢索，并被用于將信號名稱映射到邏輯分析儀的信道上。
在步驟514，邏輯分析儀已準備好用于測量。例如，可以調用延遲均衡程序。然后方法在步驟516結束。
圖6到13圖示了與能夠實現圖5中所描述的方法的軟件相關聯的圖形顯示。圖6是根據本發明優選實施例由軟件產生的圖形顯示的屏幕截圖。動態探測軟件通常被劃分為兩個部分設置部分和區選部分。圖6中所示的窗口600圖示了與設置功能相關聯的圖形顯示。探測設置窗口600有五個按鈕電纜連接610；配置設備612；導入總線/信號名稱614；管腳映射616；和屬性618。為了啟動設置過程，通過激活按鈕610而初始化諸如基于JTAG標準的電纜之類的通信電纜。
圖7是與圖6中所示的電纜連接按鈕610有關的圖形顯示的屏幕截圖。參考圖1中所示的動態探測100，到每個核心104的連接要求配置諸如基于JTAG標準的電纜之類的編程電纜，該電纜可從Xilinx獲得。電纜連接窗口700有助于獲取為了配置JTAG連接所必需的信息。從無線按鈕部分710獲得電纜類型。在圖示的示例中，唯一可選的電纜類型是Xilinx并行電纜。本領域的普通技術人員應意識到，其他的電纜類型也是可用的，并且可用到本發明中。下拉菜單712允許用戶輸入電纜類型。某些電纜類型的示例包括Xilinx并行4編程電纜。該示例示出了試圖詢問電纜并確定類型的自動檢測過程。下拉菜單714允許用戶提供連接電纜的端口，如LPT1、LPT2、COM1、COM2等。最后，下拉菜單716允許用戶輸入與電纜通信的速度。在該示例中，選擇了200KHz。一旦收集了這些信息，軟件就可以初始化必要的參數以與電纜通信。
圖8是與圖6中所示的配置設備按鈕612有關的圖形顯示的屏幕截圖。配置設備按鈕612引出了文件選擇窗口800，其允許選擇配置文件802n。配置文件802n通常包含將FPGA配置為用戶定義的狀態的信息。該文件通過使用FPGA設計工具來創建，并且通常不需要耗費太多的人力。
一旦配置好，用戶就可以使用JTAG連接對FPGA編程。在編程后，可以詢問FPGA以識別任何核心的存在。然后，詢問每個識別出的核心，以從核心寄存器中檢索出核心參數。例如，這些參數可包括若干個跟蹤數據管腳和若干個信號區。利用該信息，邏輯分析儀可創建JTAG掃描鏈上的設備的顯示，所述設備包括FPGA內部的核心。一旦選定了核心(見圖11)，用戶就接著進行到稱為管腳映射的過程，管腳映射過程通過點擊管腳映射按鈕616來啟動。管腳映射取得核心數據信道和時鐘信道，并將它們映射到邏輯分析儀上的信道。
使用按鈕614調用的信號導入提供了用于導入信號名稱的機制，該信號名稱引用自CDC文件，該CDC文件與在管腳映射中所使用的被選核心相關聯。這一過程取得在核心插入期間連接到輸入核心復用區的信號名稱，并將它們用作邏輯分析儀信道的標簽。這樣允許用戶在邏輯分析儀的屏幕上看見EDIF文件中可見的確切名稱。當用戶切換區時，一組新的信號名稱將發生變化，以反映下一區的信號。盡管不是必需的，但是導入信號名稱的步驟提高了邏輯分析儀的易用性，并且簡化了測量設置。信號導入過程通常包括從指定位置檢索信號名稱。例如，可通過解析.cdc文件以識別存儲設備上的另一個文件(一般EDIF文件)的方法來確定指定位置，所述存儲設備例如是硬盤或光盤。或者，可以將包含信號名稱的圖表存儲在電路或被測設備自身上。在任意情況下，從指定位置提取信號名稱，并且將信號名稱關聯到邏輯分析儀本地數據結構中的每個區。
如上所述，EDIF文件提供了便利的位置，從該便利的位置可獲得信號名稱。EDIF作為世界上使用最廣泛的電子設計交換格式之一，最初是電子工業聯盟(EIA)對電子工業的服務的一部分。下面的描述從http//www.edif.org/introduction.html獲得。電子設計交換格式(EDIF)是用來在不同的CAD系統之間，以及在CAD系統與印刷電路制造和裝配之間交換設計數據的格式。“電子”指的是數據類型，即，用于電子系統的設計數據，而不是交換機制。當然，EDIF文件是機器可讀的，并且可以電子地交換。這樣的CAD系統通常稱為電子CAD(ECAD)系統或電子設計自動化(EDA)系統。EDIF格式被設計為由作為EDA系統或工具的組成部分的計算機程序來寫入和讀取，或者由作為前端制造系統的一部分(CAM站)的軟件寫入和讀取。其語法被設計為易于機器解析，并且類似于LISP。由于其本質，EDIF標準對于大多數EDA用戶是不可見的。EDIF的開發包括來自于EDA供應商、設計者和大的用戶公司的投入。可獲得用于檢查標準一致性的軟件，以幫助確保EDIF交換盡可能的有效。該格式最初由電子工業聯盟(EIA)標準化，EIA是基于美國的工業協會，負責若干與電子有關的標準。(某些熟悉的標準可以是JEDEC和RS-232)。EDIF版本300和EDIF版本400都既是ANSI標準，又是IEC標準。EDIF版本300正式名稱為IEC 61690-1；EDIF版本400正式名稱為IEC 61690-2。這兩個標準都已被批準為歐洲標準。EDIF版本300是EN61690-1，EDIF版本400是EN 61690-2。
圖9是與圖6中所示的管腳映射按鈕616有關的圖形顯示800的屏幕截圖。基于從核心104檢索到的核心參數，管腳映射程序生成FPGA管腳的列表902。如果已導入了信號名稱，則可以顯示這些名稱用于關聯，而不是普通的管腳名稱。還生成探測連接器的圖形表示904。在圖8所示的示例中，探測連接器是34信道的Mictor單端探針，其具有管腳6到38。通過將管腳指示器(或者信號名稱(如果導入的話))拖動到與探測管腳相關聯提交的文本上，來執行管腳映射。在該示例中，核心數據信道具有管腳名稱ATD后面跟上數字，而時鐘信道具有管腳名稱ATCK。圖形顯示900還創建了邏輯分析儀上可用的探頭的顯示906。
在管腳映射后，配置邏輯分析儀的信道。更具體地說，邏輯分析儀的信道被設為核心104的輸出標準和測量類型，如狀態或時序。例如，在帶有TDM的狀態核心的情況下，邏輯分析儀被設為在時鐘的上升和下降沿都采樣。最后在管腳映射后，使能了跟蹤核心及其輸出。現在用戶可以通過使用缺省區(如區0)來進行測量。
圖10是與圖6中所示的屬性按鈕618有關的圖形顯示的屏幕截圖。屬性按鈕618引起顯示窗口1000，窗口1000提供了關于所選擇核心的信息，例如包括區數目、管腳數目和每個區中的信號數目。
圖11是與核心和區的選擇相關聯的圖形顯示的屏幕截圖。動態探測軟件的區選部分允許用戶選擇用于測量的核心和區，對于所選擇的區校準邏輯分析儀，并執行某些內務功能。當被調用時，該區選部分生成窗口1100。窗口1100的主要部分集中于樹狀圖1102的表示，樹狀圖1102顯示了可用的核心1104n和區1106n，包括任何可用的校準區1108(在狀態跟蹤核心的情況下)。通過簡單地點擊期望的區，再點擊OK，就可執行選擇。窗口1100還提供了多個按鈕目定位器(eyefinder)按鈕1112；重命名按鈕1114；和裁減(trim)總線/信號名稱按鈕1116。
圖12是與圖11中所示的運行目定位器按鈕1112有關的圖形顯示的屏幕截圖。對于狀態核心，可以通過使用邏輯分析儀的目定位器功能來執行核心校準，以確保被邏輯分析儀捕捉的狀態數據是正確的。閾值和采樣位置窗口1200是在本發明上下文中有用的校準功能的一個示例。利用測試數據，邏輯分析儀的輸入采樣電路逐個信道地調整采樣位置。利用該調整，可以對準所有輸入信道，從而利用輸入的跟蹤核心時鐘來完全對準并采樣數據。
在狀態核心中，核心校準區當被選定時，在跟蹤核心管腳上產生5A-A5模式。然后，可使用該模式來校準邏輯分析儀。例如，使用邏輯分析儀的木定位工具，來執行校準操作，或數據延遲均衡。目定位器是軟件特征，它以步進形式穿過每個數據獲取信道中的不同采樣位置。在經過每個位置時，其檢測有效的、穩定的數據，并建立有效的采樣位置的窗口。一旦完成該過程，其計算有效采樣窗口的中心，然后顯示其發現的結果。如果需要，用于則可以從顯示器中看見結果，并且還可以手工地調整這些設置。核心校準區可用作目定位器的激勵，但是它并不是唯一可用于數據延遲均衡的數據源。用戶也可以使用任意區來執行該校準。如上所述，通過選擇任意區，然后運行目定位器，來執行校準。以特定區數據來校準的一個原因是它可能具有隨機反轉模式，該模式會加重板噪聲效應。在這種情況下，區模式是用于數據延遲均衡的更好激勵，因為它會消除受板噪聲效應影響的所有不穩定的采樣點。然而，如果用戶區不在每個信道上生成反轉數據，則核心校準區應當被用于數據延遲均衡。
圖13是與圖11中所示的裁減總線/信號名稱1116有關的圖形顯示1300的屏幕截圖。裁減窗口1300允許用戶將裁減規則施加到總線和信號的名稱上。可以利用由窗口1300的內容所示出的若干項來實現各種格式化規則。
Tickle功能圖14是根據本發明實施例用在動態探測100中的狀態跟蹤核心1400(也稱為核心1400)的框圖。核心1400通常包括從信號緩沖器1402接收信號的復用器1404、芯片外跟蹤端口(OTP)1406、時分復用器(TDM)1408、輸出管腳1410以及統稱為核心寄存器1413的一組狀態和控制寄存器。核心寄存器1413提供了對諸如邏輯分析儀110的邏輯分析儀的監督訪問。緩沖器1402、復用器1404、OTP 1406、TDM 1408和輸出管腳1410提供了被探測信號和邏輯分析儀110之間的物理鏈路(見圖1)。該物理鏈路同步于采樣時鐘1416。Com端口1414為邏輯分析儀提供了對核心寄存器1411和存儲區域1412的訪問，存儲區域1412存儲了使輸出管腳與信號名稱和區相關聯的信息。
通常，除了添加了OTP 1406之外，狀態跟蹤核心1400類似于圖2中所示的狀態跟蹤核心200。OTP 1406具有在核心寄存器1411內的一個或多個寄存器之間切換信號的復用器，這里的一個或多個寄存器被稱為管腳擺動(pin-wiggle)寄存器，它們用來自動化核心設置。管腳擺動寄存器有助于將高邏輯信號置于一個或多個所選擇輸出管腳1410n上。在狀態核心1400的情況下，延遲均衡數據發生器復用基于管腳擺動寄存器生成的信號。利用OTP 1406，所連接的邏輯分析儀可以在指定的輸出管腳1410n上生成信號，并且通過監控輸出管腳，邏輯分析儀可以識別出與輸出管腳1410n相關聯的輸入信道。
圖15是根據本發明實施例用在動態探測中的時序跟蹤核心1500(也稱為核心1500)的框圖。核心1500通常包括從信號緩沖器1502接收信號的復用器1504、芯片外跟蹤端口(OTP)1506、輸出管腳1508和核心寄存器1510。與時序跟蹤核心300相同，信號路徑在核心1500內部是異步的，并且不需要采樣時鐘。使用邏輯分析儀的高速采樣時鐘捕捉數據。Com端口1514為邏輯分析儀提供了對核心寄存器1410和存儲區域1512的訪問，存儲區域1512存儲了使輸出管腳與信號名稱和區相關聯的信息。
通常，除了添加了OTP 1506之外，時序跟蹤核心1500類似于圖3中所示的時序跟蹤核心300。OTP 1506具有在核心寄存器1510內的一個或多個寄存器之間切換信號的復用器，這里的一個或多個寄存器被稱為管腳擺動寄存器，它們用來自動化核心設置。管腳擺動寄存器有助于將高邏輯信號置于一個或多個所選擇輸出管腳1508n上。在時序核心1500的情況下，將管腳擺動寄存器與復用器區的輸出復用。利用OTP 1506，所連接的邏輯分析儀可以在指定的輸出管腳1508n上生成信號，并且通過監控輸出管腳，邏輯分析儀可以識別出與輸出管腳1508n相關聯的輸入信道。
圖16A到16F的流程圖描述了利用管腳擺動寄存器來準備邏輯分析儀以用于測試會話的方法。為了使自動設置更便利，可以在電路或被測設備自身，如ASIC或FPGA上存儲從每個區中的每個信號名稱到輸出管腳的映射。也可以在被測設備上存儲另外的配置，例如輸出信號標準(例如，LVTTL、LVDS和SSTL)以及包括輸出管腳數目和布局的配置(例如，連接器類型)。這允許邏輯分析儀400直接從被測設備中檢索出用于管腳映射的信息。在設置期間，邏輯分析儀在被測設備的選定輸出管腳上輸出測試信號。然后，邏輯分析儀將所選定的輸出管腳關聯到在其上觀察到動作的探測輸入管腳。
該方法開始于圖16A中的步驟1600。在步驟1601，測試工程師接通測試裝備，如邏輯分析儀，連接JTAG電纜，并且將測試夾具(即，mictor、軟接觸、samtec、或飛線探針等示例)插入到被測設備上的測試點中，例如插入到支持ASIC或FPGA的PC板上。
然后在步驟1602，判斷FPGA是否需要被編程。如果是，在步驟1603以用戶指定的文件對FPGA編程。在任何一種情況下，方法現在都進行到步驟1604，并且在被測設備中搜索跟蹤核心。
在步驟1605，判斷是否發現核心。如果沒有發現核心，則方法在步驟1612結束。如果在步驟1605發現了核心，則方法進行到步驟1606，在步驟1606，檢索核心配置參數。核心配置參數可經由com部分1414或1514來檢索。核心配置參數通常包括關于核心的信息，如核心類型、區數目、每個區的信號數目。核心配置參數還可包括從存儲位置1412或1512獲得的信息，包括一列信號名稱和每個信號對應的區和輸出管腳。然后在步驟1607，使能跟蹤核心輸出。可以通過設置連接到跟蹤核心輸出緩沖器的輸出使能寄存器，而經由com端口來使能跟蹤核心輸出。在被使能之前，輸出是“關(off)”。也就是說，這些輸出處于三態，不激活模式。在步驟1608，將信號名稱映射到各個信道，如圖16B中所述。
在步驟1609，判斷核心是否是如圖14中所示的狀態核心。如果核心是狀態核心，則方法進行到步驟1610，并且對核心信道進行延遲均衡，如圖16E中所述。一旦執行了延遲均衡，方法就在步驟1612結束。如果在步驟1609，核心是除了狀態核心之外的核心(比如時序核心)，則必須手工地執行延遲均衡，并且方法在步驟1612結束，而無需自動的延遲均衡。
圖16B的流程圖解釋了對應于圖16A中的步驟1608，用于將信號名稱映射到信道的方法。方法開始于步驟1620。在步驟1621，進行檢查以判斷是否自動執行管腳到信道的對應。該判斷可由用戶進行，或者基于被測設備是否能夠在所選定輸出管腳上輸出測試信號(“擺動”)。如果自動執行管腳到信道的對應，則方法進行到步驟1622，并且執行在圖16C中描述的自動設置過程。如果手工地執行管腳到信道的對應，則方法進行到步驟1623，并且用戶利用例如圖9所示的圖形顯示，執行手工管腳映射。在任何一種情況下，方法隨后都移動到步驟1624。
在步驟1624，判斷信號名稱是否被嵌入到被測設備中，例如在存儲位置1412或1512中。如果嵌入了信號名稱，則在步驟1625讀出信號名稱，并將其分配到對應的信道。其后，方法在步驟1630結束(返回到圖16A的步驟1609)。
如果在步驟1624，沒有嵌入信號名稱，則方法進行到步驟1626，并且判斷是否可獲得CDC文件。如果可獲得CDC文件，則方法進行到步驟1627，并且檢索CDC文件，提取信號名稱并將其分配到對應的信道。其后，方法在步驟1630結束(返回到圖16A的步驟1609)。
如果在步驟1626，無法獲得CDC文件，則方法進行到步驟1628，并且用戶使用邏輯分析儀的界面手工地分配管腳信號名稱。其后，方法在步驟1630結束(返回到圖16A的步驟1609)。
圖16C的流程圖解釋了對應于圖16B的步驟1622，用于管腳到信道自動設置的方法。方法開始于步驟1640。在步驟1641，通過設置核心寄存器中的關聯寄存器，來使能輸出跟蹤端口。在這之前電路處于“關”，或睡眠模式。然后在步驟1642，配置輸出管腳以輸出設置數據。下面將結合圖17和18更完整地討論這一過程；然而，這一過程通常包括切換一個或多個復用器的輸出以傳遞測試信號的步驟。
然后在步驟1643，執行圖16D所述的核心信道設置。在步驟1644，通過清空核心寄存器中的關聯寄存器，來禁用輸出跟蹤端口。在步驟1645，配置輸出管腳以從被測設備輸出將被監控的信號。其后，方法在步驟1646結束(返回到圖16B的步驟1624)。
圖16D的流程圖解釋了對應于圖16C的步驟1643，用于核心信道設置的方法。方法開始于步驟1650。在步驟1651，配置輸出管腳以輸出擺動數據。下面將結合圖17和18更完整地討論這一過程；然而，這一過程通常包括基于核心寄存器中的一組寄存器，即管腳擺動寄存器，來切換一個或多個復用器的輸出以傳遞測試信號的步驟。在步驟1652，管腳擺動寄存器中的所有位被設為邏輯低狀態。然后在步驟1653，管腳擺動寄存器中的一個寄存器被設為邏輯高。通常，管腳擺動寄存器中的每個位對應于一個輸出管腳，因此，此時一個輸出管腳應當具有高邏輯狀態。在步驟1654，搜索邏輯分析儀上的信道以識別出顯示邏輯高的信道。在步驟1656，判斷是否發現這樣的信道。
如果在步驟1656，發現帶有邏輯高信號的信道，則方法進行到步驟1657，并且寄存器被設為邏輯低以在輸出管腳上輸出低邏輯信號。在步驟1658，判斷所發現的信道現在是否顯示邏輯低。如果所發現的信道顯示邏輯低，則方法進行到步驟1659，并且輸出管腳被識別為所發現的信道，并將對應關系保存在邏輯分析儀中。然后在步驟1662，判斷是否存在剩余的額外管腳。如果有，則方法進行到步驟1663，另一個擺動寄存器被設為邏輯高，且方法返回到步驟1654。
如果在步驟1658，所發現的信道不顯示低，則方法進行到步驟1660，并且將信道標記為不使用。然后在步驟1661，將管腳標記為未在邏輯分析儀中發現，并且方法進行到步驟1662，以檢查是否有額外的管腳。
如果在步驟1665，沒有發現具有高邏輯電平的信道，則將對應于擺動寄存器的輸出管腳標記為未在邏輯分析儀中發現，并且方法進行到1662，以檢查是否有額外的管腳。如果在步驟1662，沒有多余的管腳，則方法在步驟1664結束(返回到圖16C的步驟1644)。
圖16E的流程圖解釋了對應于圖16A的步驟1610，用于對信道執行延遲均衡的方法。方法開始于步驟1670。在步驟1671，判斷是否將使用自動的延遲均衡過程。該判斷可由用戶執行，或者基于核心的存在而自動進行，所述核心例如是能夠生成測試信號的狀態跟蹤核心。如果在步驟1671，確定執行自動延遲均衡，則方法進行到步驟1672，并且執行圖16F所述的自動延遲均衡方法。其后，方法在步驟1675結束(返回到圖16A的步驟1612)。
如果在步驟1671希望執行手工的延遲均衡過程，則方法進行到步驟1673。在步驟1673，選擇用于核心校準的區。在步驟1674，在邏輯分析儀上執行諸如目定位器的校準過程。其后，方法在步驟1675結束(返回到圖16A的步驟1612)。
圖16F的流程圖解釋了對應于圖16E的步驟1672，用于對核心信道執行自動延遲均衡的方法。方法開始于步驟1680。在步驟1681，核心的輸出被設為延遲均衡數據。下面將結合圖17和18更完整地討論這一過程；然而，這一過程通常包括切換一個或多個復用器的輸出以傳遞適合于延遲均衡操作的測試信號的步驟。然后在步驟1682，在邏輯分析儀上執行諸如目定位器的延遲均衡過程。在步驟1683，配置輸出管腳以從被測設備輸出將被監控的信號。其后，方法在步驟1684結束(返回到圖16E的步驟1675)。
圖17的框圖用于解釋根據本發明實施例在狀態跟蹤核心中的芯片外跟蹤端口的操作。芯片外跟蹤端口1406通常包括區復用器1702，區復用器1702基于核心寄存器1411中的寄存器1706的狀態，在由設置區復用器1704輸出的信號區和信號區復用器1404之間切換。設置復用器1704基于寄存器1710的狀態，在由延遲均衡數據發生器1706輸出的信號區和管腳擺動寄存器1708之間切換。從而，復用器1702的輸出可以是管腳擺動寄存器1708、來自延遲均衡數據發生器1706的延遲均衡數據或信號區復用器1404的輸出中的一個。
在美國專利申請No.10/923,460中描述了延遲均衡數據發生器1706的操作。延遲均衡操作由寄存器1712使能，寄存器1712還使能設置復用器1704的操作。從而，通過將寄存器1712設置為低，延遲均衡數據發生器1705和設置復用器1704被禁用，從而減少核心的功率負載。類似地，寄存器1714被用來禁止輸出管腳1410。
管腳擺動寄存器1708包括一系列寬度等于輸出管腳數的寄存器。當管腳擺動寄存器1708輸出時，設置復用器1704在一組輸出管腳1410中的任意管腳上輸出高邏輯信號，對于該管腳，在管腳擺動寄存器中的對應位被設置。
圖18的框圖用于解釋根據本發明實施例在時序跟蹤核心中的芯片外跟蹤端口的操作。芯片外跟蹤端口1506通常包括區復用器1802，區復用器1802基于核心寄存器1510中的寄存器1806，在管腳擺動寄存器1804和信號區復用器1404之間切換。寄存器1510被用來禁止輸出管腳1508。管腳擺動寄存器1804包括一系列寬度等于輸出管腳數的寄存器。當復用器1802被寄存器1806設為從管腳擺動寄存器1804輸出時，復用器1802在輸出管腳1508中的任意管腳上輸出高邏輯信號，對于該管腳，在管腳擺動寄存器中的對應位被設置。
本發明按照35 U.S.C.§120要求保護2004年8月20日提交的題為“Apparatus and Method for Dynamic In-circuit Probing of FieldProgrammable Gate Arrays”美國專利申請No.10/923,460的優先權。
權利要求
1.一種用于設置測試儀器以執行對電路的測量的方法，所述電路具有施加到多個輸出管腳上的多個信號，所述方法包括檢索關于所述輸出管腳的配置參數，所述配置參數包括所述輸出管腳的識別信息；基于所述配置參數，將所述測試儀器配置為以接口連接所述輸出管腳；在與所述測試儀器相關聯的屏幕上圖形地顯示出與所述測試儀器相關聯的一列輸入線和一列輸出管腳；以及允許用戶在所述圖形顯示上將每個輸出管腳關聯到每個輸出管腳所連接的輸入線。
2.如權利要求1所述的方法，還包括檢索出一列信號標識符，所述信號標識符用于識別所述電路內與所述輸出管腳相關的信號，其中所述信號被施加到所述輸出管腳；以及利用關聯的信號標識符來識別顯示在所述測試儀器上的測量。
3.一種用于設置測試儀器以執行對電路的測量的方法，所述電路具有施加到多個輸出管腳上的多個信號，所述方法包括將所述測試儀器連接到所述電路；將關于所述輸出管腳的配置參數從所述電路傳送到所述測試儀器，所述配置參數包括所述輸出管腳的識別信息；基于所述配置參數，將所述測試儀器配置為以接口連接所述輸出管腳；將信號從所述測試儀器發送到所述電路，以指示所述電路在所選擇的輸出管腳上輸出測試信號；以及識別在所述測試儀器內哪一個信道接收了所述測試信號，并且將所識別的信道關聯到所選擇的輸出管腳。
4.如權利要求3所述的方法，還包括檢索出一列信號標識符，所述信號標識符用于識別所述電路內與所述輸出管腳相關的信號，其中所述信號被施加到所述輸出管腳；以及利用關聯的信號標識符來識別顯示在所述測試儀器上的測量。
5.如權利要求3所述的方法，其中，將所述測試儀器連接到所述電路的所述步驟包括將探針連接到輸出管腳；以及將所述測試儀器上的端口連接到所述電路上的端口，以便允許所述測試儀器讀取和寫入所述電路上的寄存器。
6.如權利要求5所述的方法，其中，將所述測試儀器上的端口連接到所述電路上的端口的所述步驟包括在所述測試儀器和所述電路之間建立基于JTAG標準的通信鏈路。
7.如權利要求5所述的方法，其中，將配置參數從所述電路傳送到所述測試儀器的所述步驟包括讀取所述電路中包含所述配置參數的寄存器。
8.如權利要求5所述的方法，其中，所述配置參數包括可用于詢問的核心、所述核心使用的管腳數和所述輸出管腳的輸出標準的識別信息。
9.如權利要求5所述的方法，其中，將信號從所述測試儀器發送到所述電路，從而指示所述電路在所選擇的輸出管腳上輸出測試信號的所述步驟包括將代表所述電路上的所述輸出管腳的擺動寄存器中的一位設置為高邏輯電平；以及設置寄存器以致使所述電路內的復用器將所述擺動寄存器的內容輸出到所述輸出管腳上。
10.如權利要求9所述的方法，其中，識別在所述測試儀器內哪一個信道接收了所述測試信號的所述步驟包括在所述測試儀器上的所述信道中識別出具有高邏輯電平的信道；將所述擺動寄存器中的所述位設為低邏輯電平；以及如果所識別的信道變為低邏輯電平，則將所識別的信道關聯到所選擇的輸出管腳上。
11.一種用于配置邏輯分析儀以測試現場可編程門陣列的方法，所述方法包括1)將指令從所述邏輯分析儀發送到所述現場可編程門陣列，從而指導所述現場可編程門陣列在所選擇的輸出管腳上輸出高邏輯電平；2)掃描所述邏輯分析儀上的輸入信道，以識別哪一個輸入信道展現出高邏輯電平；3)在所述邏輯分析儀內，將所識別的輸入信道映射到所選擇的輸出管腳；4)以不同的所選輸出管腳重復步驟1到3，直到每個輸出管腳都已被映射到信道。
12.如權利要求11所述的方法，還包括電子地檢索信息，所述信息將所述現場可編程門陣列上的輸出管腳關聯到施加到所述輸出管腳上的信號的名稱；以及在所述邏輯分析儀內，將所述輸入信道映射到所述信道接收的信號的名稱。
13.如權利要求12所述的方法，其中，所述現場可編程門陣列被配置為選擇性地將多個信號區輸出到所述輸出管腳上，在所述邏輯分析儀內，將所述輸入信道映射到所述信道接收的信號的名稱的所述步驟還包括在所述邏輯分析儀內，基于所述信號所屬的區，將所述輸入信道映射到所述信道接收的信號的名稱。
14.如權利要求11所述的方法，其中，發送指令的所述步驟包括將指令發送到現場可編程門陣列，從而致使復用器輸出擺動寄存器的內容，所述擺動寄存器的寬度等于輸出管腳數；以及發送指令以設置所述擺動寄存器中所選擇的位。
15.一種測試儀器，包括響應于軟件的處理器；顯示器；提供用于測試的多個信道的探針；致使所述處理器執行以下步驟的軟件將所述測試儀器配置為以接口連接被測設備；從所述被測設備獲得關于所述被測設備上的輸出管腳的配置信息；在所述顯示器上圖形地顯示出所述被測設備上的一列輸出管腳和一列信道；以及允許用戶在所述顯示器上將每個輸出管腳關聯到一個信道，在所述信道上，來自所述輸出管腳的信號被所述測試儀器所接收。
16.如權利要求15所述的測試儀器，還包括適合于以接口連接所述被測設備的串行通信信道，在所述串行通信信道上，傳送所述配置信息。
17.如權利要求16所述的測試儀器，其中，所述串行通信信道包括基于JTAG標準的電纜。
18.如權利要求15所述的測試儀器，其中，所述軟件還致使所述處理器執行以下步驟檢索出一列信號標識符，所述信號標識符用于識別所述被測設備內與所述輸出管腳相關的信號，其中所述信號被施加到所述輸出管教上；以及利用關聯的信號標識符在所述顯示器上識別測量。
19.如權利要求15所述的測試儀器，其中，所述軟件還致使所述處理器執行以下步驟指導所述被測電路將測試信號置于指定的輸出管腳上；識別在其上接收所述測試信號的信道；以及使所指定的輸出管腳與所識別的信道相關。
20.如權利要求15所述的測試儀器，其中，所述軟件還致使所述處理器執行以下步驟檢索文件，所述文件給出了所述輸出管腳和施加到所述輸出管腳上的信號的名稱之間的對應關系。
21.如權利要求20所述的測試儀器，其中，從所述被測設備中獲取所述文件。
22.如權利要求20所述的測試儀器，其中，基于與所述被測設備相關聯的EDIF文件中的信息，來獲取所述文件。
23.一種測試系統，包括現場可編程門陣列，具有專用于調試的多個輸出管腳；一組控制寄存器，其中包括描述了所述多個輸出管腳的數據和影響所述輸出管腳的操作的數據；用于發送和接收配置數據的第一接口，所述配置數據包括影響所述控制寄存器內容的指令；邏輯分析儀，具有響應于軟件的處理器；顯示器；提供用于測試的多個信道的探針；致使所述處理器執行以下步驟的軟件將所述邏輯分析儀配置為以接口連接所述現場可編程門陣列；從所述控制寄存器獲得關于所述現場可編程門陣列上的輸出管腳的配置信息；在所述顯示器上圖形地顯示出所述現場可編程門陣列上的一列輸出管腳和一列信道；以及允許用戶在所述顯示器上將每個輸出管腳關聯到一個信道，在所述信道上，來自所述輸出管腳的信號被所述邏輯分析儀所接收。
24.如權利要求23所述的測試系統，其中，所述現場可編程門陣列還包括響應于所述控制寄存器的復用器，所述復用器在多個信號區之間切換施加到所述輸出管腳上的所述信號。
25.如權利要求23所述的測試系統，其中，所述現場可編程門陣列還包括使輸出管腳與信號名稱相關的信號名稱信息。
26.如權利要求25所述的測試系統，其中，所述邏輯分析儀還包括軟件，所述軟件致使所述處理器檢索出所述信號名稱信息，并且顯示與每個被顯示信道相關聯的信號名稱。
27.如權利要求23所述的測試系統，其中，所述現場可編程門陣列還包括適合于在所述輸出管腳中的一個所選輸出管腳上輸出測試信號的電路，并且其中，所述邏輯分析儀還包括如下軟件，所述軟件致使所述處理器識別在其上接收所述測試信號的信道，并且將所選擇的輸出管腳與識別出的信道自動相關。
全文摘要
本發明公開了一種用于設置測試儀器以執行對電路的測量的裝置和方法，所述電路具有被施加到多個輸出管腳上的多個信號。檢索包括了輸出管腳的識別信息的配置參數，并且基于配置參數，將測試儀器配置為以接口連接輸出管腳。在與測試儀器相關聯的屏幕上，圖形地顯示出與測試儀器相關聯的一列輸入線和一列輸出管腳。然后，通過與圖形顯示進行交互，用戶將每個輸出管腳關聯到每個輸出管腳所連接的輸入線上。
文檔編號G01R31/317GK1737600SQ200510070930
公開日2006年2月22日 申請日期2005年5月17日 優先權日2004年8月20日
發明者喬爾·D·伍德沃德, 阿德里安·M·埃爾南德斯, 梅森·B·薩姆爾, 詹姆斯·B·斯圖爾特Ⅲ 申請人:安捷倫科技有限公司