專利名稱：工作模式設置電路的制作方法
相關申請交叉參考根據35 USC§119，本申請基于并要求2004年2月26日提交的、日本專利申請號2004-51016的優先權利益，其全部內容通過引用而結合于此。
背景技術：
本發明涉及工作模式設置電路，尤其涉及半導體集成電路中緊接著電源接通之后設置工作模式的電路。
半導體集成電路一般具有專用于測試的集成電路，并包括與正常工作模式不同的測試模式，以便于測試。
然而，由于測試模式與正常工作模式不同，用戶不在該測試模式中操作半導體集成電路。因此，如果測試模式由于某種原因而開始，而同時用戶正在操作半導體集成電路，則該測試模式被認為是工作錯誤。
因此，半導體集成電路的設計要求某種“機制”，防止在用戶正在正常地操作半導體集成電路的同時防止切換到測試模式。
作為這種“機制”的例子，圖5示出了常規工作模式設置電路的配置。
4位工作模式設置信號“模式位0至3”從CPU或另一外部電路(都未示出)輸入到四個測試模式輸入端子IN101至IN104。通過這些4位信號的組合來切換正常工作模式和測試模式。
圖6示出了由4位工作模式設置信號的組合確定的工作模式。
在正常工作模式中，所有的模式位0至3都取邏輯值“0”。為了輸入任一個測試模式A至C，模式位3取邏輯值“1”。由剩下的模式位0、1和2中的邏輯值“1”和“0”的組合確定測試模式。
由于在所有模式位0至3中，強制用戶固定地使用邏輯值“0”，半導體集成電路不會由于錯誤而進入任何測試模式。
下面將參考圖5描述常規工作模式設置電路的工作。
對于輸入到輸入端子IN101至IN104的工作模式0至3，模式位0和3保持不變，模式位1和2被反相器IV101和IV102分別反轉，然后輸入到與門電路AD101。與門AD101的輸出提供給鎖存電路LC101。鎖存電路LC101以與時鐘產生器CG101提供的時鐘CLK相同步的定時對與門電路AD101的輸出進行鎖存和輸出。該輸出從輸出端OT101輸出到例如CPU(未示出)。
如果與門電路AD101的輸出是邏輯值“1”，則工作模式是測試模式A。如果輸出是邏輯值“0”，則工作模式是正常工作模式和測試模式B至D中的任一個。注意，在下面的闡述中，測試模式A用作為測試模式，并且將描述必須區分正常工作模式和測試模式A的情況。
下面是揭示關于常規工作模式設置電路的技術的參考文件。
日本專利特許公開號2001-273054。
不幸的是，上述的常規工作模式設置電路具有下列問題。
緊接著電源接通之后，鎖存電路LC101的輸出電平是不穩定的，輸出既不是邏輯值“1”也不是“0”。
這是因為鎖存電路LC101需要用以鎖存數據的時鐘CLK并非緊接著電源接通而產生。
直到半導體集成電路中的所有電路都變為正常工作時，即直到產生時鐘CLK的時鐘產生器CG101的晶振在電源接通后變為穩定工作時，才產生時鐘CLK。
為了消除緊接著電源接通之后發生的該現象，添加通電清零電路POC，在電源接通后將鎖存電路的輸出固定在“0”。
圖7示出了通電清零電路POC添加到圖5所示的鎖存電路LC101的例子。
當電源接通時，通電清零電路以電源電壓上升的定時輸出脈沖。該脈沖提供給鎖存電路LC101的復位端子R，從鎖存電路LC101的輸出固定為“0”。
因此，在電源接通之后，半導體集成電路進入到正常工作模式，并且不切換到測試模式A。
然而，即使在包括上述通電清零電路POC的這種配置中，有些時候不可能消除上述現象，即在電源接通后，鎖存電路LC101的輸出不穩定。該原因如下解釋。
通電清零電路POC感測電源電壓的上升，并相應地產生一個脈沖。因此，通電清零電路的特性極大地受到電源電壓的上升時間的影響。
如圖8所示，通電清零電路一般具有電容器C、電阻器R和開關晶體管T。如圖9所示，在電源電壓VDD上升之后，通電清零電路通過對電容器C放電而產生脈沖POCP。
如果電源電壓VDD緩慢上升，則所產生的脈沖POCP峰值高度不夠，從而在某些情況下鎖存電路LC101的輸出不能復位。
因此，鎖存電路LC101的輸出有時在電源接通之后變為邏輯值“1”。一旦該輸出變為邏輯值“1”，則該“1”輸出狀態不能復位，除非時鐘CLK提供給時鐘端子L。
結果，半導體集成電路進入測試模式A。然而，這對于用戶來說是工作錯誤，增加了用戶系統中的不良操作的可能性。
為了避免這種情況，必須定義電源電壓的上升時間的最大值，并使用戶可靠地執行該操作。此外，用戶必須設計系統板，使得上升時間等于或小于該最大值。該操作對于用戶來說是麻煩的，并增加了成本。
發明概述根據本發明的一個方面，提供一種工作模式設置電路，包括多個鎖存電路，每個鎖存電路接收包含于用于設置工作模式的工作模式設置信號中的至少兩個位中的一個，并與時鐘相同步地對該位進行鎖存和輸出；反相器，該反相器對所述鎖存電路的至少一個輸出信號進行反轉；以及邏輯電路，該邏輯電路接收所述鎖存電路的輸出信號和經所述反相器反轉的信號，進行預定的邏輯操作，并輸出結果。
根據本發明的一個方面，提供一種工作模式設置電路，包括多個鎖存電路，每個鎖存電路接收包含于用于設置工作模式的工作模式設置信號中的至少兩個位中的一個，并與一時鐘相同步地對該位進行鎖存和輸出；輸入反相器，所述輸入反相器對輸入到所述鎖存電路的至少一個工作模式設置信號進行反轉，并將反轉的信號提供給對應的一個所述鎖存電路；輸出反相器，所述輸出反相器將所述鎖存電路的至少一個輸出信號進行反轉；以及邏輯電路，該邏輯電路接收所述鎖存電路的輸出信號和經所述反相器反轉的信號，進行預定的邏輯操作，并輸出結果，其中所述鎖存電路包括輸入端具有所述輸入反相器而輸出端不具有所述輸出反相器的鎖存電路，以及輸入端不具有所述輸入反相器而輸出端具有所述輸出反相器的鎖存電路。
附圖簡述
圖1是示出根據本發明的第一實施例的工作模式設置電路的配置的電路圖；圖2是示出根據本發明的第二實施例的工作模式設置電路的配置的電路圖；圖3是示出根據本發明的第三實施例的工作模式設置電路的配置的電路圖；圖4是示出根據本發明的第四實施例的工作模式設置電路的配置的電路圖；圖5是示出根據本發明的第一實施例的常規工作模式設置電路的配置的電路圖；圖6是示出用于選擇正常工作模式和測試模式A至C中的任一個的工作模式設置信號的位0至3的值的示圖；圖7是示出另一常規工作模式設置電路的配置的電路圖；圖8是示出圖7所示的通電清零電路的配置的電路圖；圖9是示出圖8所示的通電清零電路產生的脈沖與電源電壓之間的關系的圖。
發明的詳細描述下面將參考附圖描述本發明的實施例。
(1)第一實施例圖1示出了根據本發明的第一實施例的工作模式設置電路的配置。
如圖4所示的電路中，將在下面描述在電源接通時通過使用圖5中所示的具有四個模式位0至3的工作模式設置信號來區分正常工作模式和測試模式A的操作。
在第一實施例中，鎖存電路LC1至LC4配置成與工作模式設置信號的四個模式位0至3一一對應。
鎖存電路LC1至LC4連接至公共的電源電壓線VDD1和公共的接地電壓線VSS1。
模式位0至3輸入到輸入端子IN1至IN4，模式位0和1直接分別輸入到鎖存電路LC1和LC2的數據端子D。模式位2和3分別經反相器IV1和IV2反轉后分別輸入到鎖存電路LC3和LC4的數據端子D。
時鐘產生器CG1產生的的時鐘CLK提供給鎖存電路LC1至LC4，并用作定義數據鎖存定時的信號。
對于鎖存電路LC1至LC4，模式位0和2分別輸入的鎖存電路LC1和LC3的輸出直接輸入到與門電路AD1。模式位1和3分別輸入的鎖存電路LC2和LC4的輸出經反相器IV3和IV4反轉后分別輸入到與門電路AD1。與門電路AD1對輸入數據進行與運算，從輸出端子OT1輸出結果。
當輸入用于設置正常工作模式的工作模式設置信號(模式位0，1，2，3)＝(0，0，0，0)時，(0，0，1，1)輸入到鎖存電路LC1。當提供時鐘CLK時，鎖存電路LC1對該數據進行鎖存，并且鎖存電路LC1的輸出也為(0，0，1，1)。當輸入到與門電路AD1時，該輸出經反相器IV3和IV4反轉成(0，1，1，0)。因此，從與門電路AD1輸出邏輯值“0”。
另一方面，當輸入用于設置測試模式A的工作模式設置信號(模式位0，1，2，3)＝(1，0，0，1)時，(1，0，1，0)輸入到鎖存電路LC1。當提供時鐘CLK時，鎖存電路LC1對該數據進行鎖存，并且鎖存電路LC1的輸出也為(1，0，1，0)。當輸入到與門電路AD1時，該輸出經反相器IV3和IV4反轉成(1，1，1，1)。因此，從與門電路AD！輸出邏輯值“1”。
因此，當與門電路AD1輸出邏輯值“0”時，工作模式切換到正常工作模式；當輸出邏輯值“1”時，工作模式切換到測試模式。
具有上述配置的第一實施例的工作模式設置電路能夠消除與如上所述的緊接著電源接通之后的模式選擇有關的操作錯誤。下面將描述第一實施例的操作。
首先，假設四個鎖存電路LC1至LC4是具有基本相同的電路配置和布局的等效電路。
還假設在半導體集成電路中，四個鎖存電路LC1和LC4彼此相鄰配置或盡可能近地配置。
鎖存電路LC1至LC4連接至來自公共電源電壓線VDD1和公共接地電壓線VSS1的分支線。注意，電源電壓線VDD1和接地電壓線VSS1不一定總是公共線路，即它們中的一個需要是公共線路。
注意，四個鎖存電路LC1至LC4以模式位權重的升序排列，即以模式位0，1，2，3的順序排列。
下面將解釋如上所述的電路配置和布局中電源電壓VDD上升的情況。
如上所述，緊接著電源接通之后，鎖存電路LC1至LC4的輸出是不穩定的。然而，通過實驗知道具有相同配置和布局并連接至相同電源線VDD1和相同接地電壓線VSS1的鎖存電路LC1至LC4輸出相同的數據。
因此，期望鎖存電路LC1至LC4的輸出為(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)。在該情況下，(0，1，1，0)或(1，0，0，1)輸出到與門電路AD1。也就是說，由于總是輸入邏輯值“0”的數據，輸出是邏輯值“0”，從而確保了工作模式不會切換到測試模式A而是正常工作模式。
這是因為，在鎖存電路LC1至LC4的輸出端，分別存在不具有反相器的鎖存電路LC1和LC3以及具有反相器IV3和IV4的鎖存電路LC2和LC4。
難于預測鎖存電路LC1至LC4的輸出是變為(0，0，0，0)還是(1，1，1，1)。然而，這些輸出接通很大程度上依賴于電源電壓VDD上升的方式。
也就是說，根據電源電壓VDD上升的方式，鎖存電路LC1至LC4的輸出可以為(0，0，0，0)或(1，1，1，1)。因此，根據鎖存電路LC1至LC4之間的物理位置關系，“1”和“0”可能混合，即可在電源接通后輸出(0，0，1，1)、(1，1，0，0)等等。
然而，即使在該情況下，多個“1”或“0”常常連續，而諸如(0，1，0，1)或(1，0，1，0)之類的交替互補值序列很少出現，從而可以把這種序列出現的可能性看作基本為零。
在上述的第一實施例中，為了分開地檢測至少兩個特定的碼“如用于設置正常工作模式的(0，0，0，0)或用于設置測試模式的(1，0，0，1)”，如果緊接著電源接通之后所有的彼此相鄰的鎖存電路的輸出都相同，則工作模式切換到正常工作模式，而如果這些輸出是互補的值，則切換到測試模式A。因此，就可能可靠地防止緊接著電源接通之后由錯誤引起的切換到測試模式A。
(2)第二實施例下面將參考圖2描述根據本發明的第二實施例的半導體集成電路。
第二實施例相當于增加鎖存電路的數量，以便以比第一實施例更高的可能性防止操作錯誤。
除了圖1所示的第一實施例的四個鎖存電路LC1至LC4和四個反相器IV1至IV4之外，第二實施例包括具有與第一實施例相同連接關系的四個鎖存電路LC11至LC14和四個反相器IV11至IV14。又，用8輸入與門電路AD11代替4輸入與門電路AD1。其它組件，即輸入端子IN1至IN4、輸出端子OT1、以及時鐘產生器CG1以第一實施例中相同的參考標號標注，并將省略對其的描述。
如第一實施例中那樣，四個鎖存電路LC1至LC4是具有基本相同電路配置和布局的等效電路，并且在半導體集成電路中彼此相鄰配置或盡可能近地配置。
同樣，四個鎖存電路LC11至LC14是具有基本相同電路配置和布局的等效電路，并且在半導體集成電路中彼此相鄰配置或盡可能近地配置。
鎖存電路LC11至LC14連接至來自公共電源電壓線VDD1和公共接地電壓線VSS1的分支線。
又，如第一實施例中那樣，四個鎖存電路LC1至LC4以模式位權重的升序排列，即以模式位0，1，2，3的順序排列。
同樣，四個鎖存電路LC11至LC14以模式位權重的升序排列，即以模式位0，1，2，3的順序排列。
下面將解釋緊接著電源電壓VDD上升之后具有上述配置的第二實施例進行的操作。
如第一實施例中所述的那樣，緊接著電源接通之后，鎖存電路LC1至LC4以及LC11至LC14的輸出是不穩定的。然而，通過實驗知道具有相同配置和布局并連接至相同電源線VDD1和相同接地電壓線VSS1的鎖存電路LC1至LC4以及LC11至LC14以高可能性輸出相同的數據。
因此，期望鎖存電路LC1至LC4輸出(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)，鎖存電路LC11至LC14類似地輸出(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)。
在該情況下，與門電路AD11接收從鎖存電路LC1至LC4分別經反相器IV3和IV4的輸出(0，1，1，0)或(1，0，0，1)，以及從鎖存電路LC11至LC14分別經反相器IV13和IV14的輸出(0，1，1，0)或(1，0，0，1)。
也就是說，與門電路AD1 1接收(0，1，1，0)和(0，1，1，0)、(1，0，0，1)和(1，0，0，1)、或(0，1，1，0)和(1，0，0，1)。在任一種情況下，與門電路AD11輸出邏輯值“0”，這使得可靠地切換到正常工作模式成為可能。
僅當鎖存電路LC1至LC4以及LC11至LC14的所有輸出互補連續，即僅當輸出(0，1，0，1，0，1，0，1)時，切換到正常工作模式失敗，而測試模式A開始。
緊接著電源接通之后，鎖存電路的輸出極其偶然地取這些值，所以其可能性可被認為是基本為零。
因此，第二實施例可以比第一實施例更可靠地避免緊接著電源接通之后的操作錯誤。
注意，在第二實施例中，兩組(8位)鎖存電路LC1至LC4以及LC11至LC14用于具有四位(模式位0至3)的工作模式設置信號。然而，也可能將鎖存電路的數量增加到三組(12位)、四組(16位)……等等。
(3)第三實施例下面將參考圖3描述本發明的第三實施例。
在上述的第二實施例中，所有的鎖存電路LC1至LC4以及LC11至LC14都連接至公共電源電壓線VDD1和公共接地電壓線VSS1的分支線。
該配置具有高的空間利用率，因為所有的組件可以集成在芯片上的特定部分中。然而，在芯片上的該特定區域中，切換到測試模式A的可能性可能比在其它區域中的要高。
相反，在第三實施例中，鎖存電路LC1至LC4連接至電源電壓線VDD11和接地電壓線VSS11的分支線，而鎖存電路LC11至LC14連接至電源電壓線VDD12和接地電壓線VSS12的分支線。
在該配置中，不需要將組件集成在芯片上的特定區域中，從而與任何特定區域無關地將操作錯誤分散開來。結果，工作模式可穩定地進入到正常工作模式。
(4)第四實施例下面將參考圖4描述本發明的第四實施例。
早先描述的第一實施例包括鎖存電路LC1至LC4，用于工作模式設置信號的所有四個位。又，第二和第三實施例中的每一個都包括鎖存電路LC1至LC4以及LC11至LC14，用于8個位。
然而，沒有必要對工作模式設置信號的所有位都配備鎖存電路。在圖4所示的第四實施例中，對于4位工作模式設置信號(模式位0至3)，對模式位0至2配備鎖存電路L1至LC3，而對模式位3不配備鎖存電路。
模式位0和1的數據直接輸入到鎖存電路LC1和LC2，模式位2的數據經反相器IV1反轉后輸入到鎖存電路LC3。雖然模式位3的數據輸入到輸入端子IN4，但是該數據不用于信號處理。
與時鐘CLK相同步，輸出鎖存電路LC1至LC3中鎖存的數據。對于輸出數據，僅有鎖存電路LC2輸出的數據被反相器IV3反轉，然后輸入到與門電路AD1。
僅當鎖存電路LC1至LC3以很低的可能性輸出互補值(模式位0，1，2，3)＝(0，1，0)時，與門電路AD1輸出邏輯值“1”以進入到測試模式A。如果所有這些值都相同，則正常工作模式開始。因此，在第四實施例中也可能可靠地防止與緊接著電源接通之后工作模式設置有關的操作錯誤。
在上述實施例中，工作模式設置信號的各個位從輸入端子IN1至IN4輸入。模式位0和1直接分別輸入到鎖存電路LC1和LC2，模式位2和3直接分別輸入到鎖存電路LC3和LC4。與時鐘CLK相同步，模式位0和2直接輸出到與門電路AD1，模式位1和3經反轉后輸入到與門電路AD1。與門電路AD1對這些模式位進行與運算。
緊接著電源接通之后，所有鎖存電路LC1至LC4可能以高可能性輸出“1”或“0”。然而，在上述實施例的工作模式設置電路中，這些輸出的模式位2和3分別被反相器IV3和IV4互補反轉。以此方式，至少一個模式位被反相器反轉，鎖存電路的輸出和反相器反轉的信號被進行與運算。這就使得能夠區分所有鎖存電路輸出相同值(緊接著電源接通之后)的情況和不是如此的情況。因此，就能夠可靠地防止與工作模式設置有關的操作錯誤，即防止緊接著電源接通之后錯誤地切換到測試模式。
上述實施例的每一個都僅僅是示例性的，不是對本發明的限制。因此，可對這些實施例作出各種修改。
權利要求
1.一種工作模式設置電路，其特征在于，包括多個鎖存電路，每個鎖存電路接收包含在用于設置工作模式的工作模式設置信號中的至少兩個位中的一個，并與時鐘相同步地對該位進行鎖存和輸出；對所述鎖存電路的至少一個輸出信號進行反轉的反相器；以及接收所述鎖存電路的輸出信號和所述反相器反轉的信號，進行預定的邏輯操作，并輸出結果的邏輯電路。
2.如權利要求1所述的電路，其特征在于，所述鎖存電路具有電氣上等效的配置，并根據工作模式設置信號的位順序而彼此相鄰配置。
3.如權利要求1所述的電路，其特征在于，所述反相器配置成根據所述工作模式設置信號的位順序使得所述鎖存電路的輸出信號的值成為至少一種互補組合。
4.如權利要求2所述的電路，其特征在于，所述反相器配置成根據所述工作模式設置信號的位順序使得所述鎖存電路的輸出信號的值成為至少一種互補組合。
5.如權利要求1所述的電路，其特征在于，所述鎖存電路電氣連接至公共電源電壓線和/或公共接地電壓線。
6.如權利要求2所述的電路，其特征在于，所述鎖存電路電氣連接至公共電源電壓線和/或公共接地電壓線。
7.如權利要求1所述的電路，其特征在于，工作模式設置信號具有第1至第n個(n是不少于2的整數)位，以及配置與第1至第n個位一一對應形成的n個鎖存電路的m(m是不小于1的整數)組，所述n個鎖存電路的每一個給予所述工作模式設置信號中的一個位。
8.如權利要求1所述的電路，其特征在于，當所有輸入信號具有相同的值時，所述邏輯電路輸出用于切換到正常工作模式的信號。
9.如權利要求2所述的電路，其特征在于，當所有輸入信號具有相同的值時，所述邏輯電路輸出用于切換到正常工作模式的信號。
10.如權利要求1所述的電路，其特征在于，僅在輸入信號具有預定的值的組合、除了所有輸入信號具有相同值的情況之外的情況中，所述邏輯電路輸出用于切換到測試模式的信號。
11.一種工作模式設置電路，其特征在于，包括多個鎖存電路，每個鎖存電路接收包含在用于設置工作模式的工作模式設置信號中的至少兩個位中的一個，并與時鐘相同步地對該位進行鎖存和輸出；輸入反相器，所述輸入反相器對輸入到所述鎖存電路的至少一個工作模式設置信號進行反轉，并將反轉的信號提供給對應的一個所述鎖存電路；輸出反相器，所述輸出反相器將所述鎖存電路的至少一個輸出信號進行反轉；以及邏輯電路，該邏輯電路接收所述鎖存電路的輸出信號和經所述反相器反轉的信號，進行預定的邏輯操作，并輸出結果，其中所述鎖存電路包括輸入端具有所述輸入反相器而輸出端不具有輸出反相器的鎖存電路，以及輸入端不具有輸入反相器而輸出端具有所述輸出反相器的鎖存電路。
12.如權利要求11所述的電路，其特征在于，所述鎖存電路具有電氣上等效的配置，并根據工作模式設置信號的位順序而彼此相鄰配置。
13.如權利要求11所述的電路，其特征在于，所述輸入反相器和輸出反相器配置成根據所述工作模式設置信號的位順序使得所述鎖存電路的輸出信號的值成為至少一種互補組合。
14.如權利要求12所述的電路，其特征在于，所述輸入反相器和輸出反相器配置成根據所述工作模式設置信號的位順序使得所述鎖存電路的輸出信號的值成為至少一種互補組合。
15.如權利要求11所述的電路，其特征在于，所述鎖存電路電氣連接至公共電源電壓線和/或公共接地電壓線。
16.如權利要求12所述的電路，其特征在于，所述鎖存電路電氣連接至公共電源電壓線和/或公共接地電壓線。
17.如權利要求11所述的電路，其特征在于，工作模式設置信號具有第1至第n(n是不少于2的整數)個位，以及配置與第1至第n個位一一對應形成的n個鎖存電路的m(m是不小于1的整數)組，所述n個鎖存電路的每一個給予所述工作模式設置信號中的一個位。
18.如權利要求11所述的電路，其特征在于，當所有輸入信號具有相同的值時，所述邏輯電路輸出用于切換到正常工作模式的信號。
19.如權利要求12所述的電路，其特征在于，當所有輸入信號具有相同的值時，所述邏輯電路輸出用于切換到正常工作模式的信號。
20.如權利要求11所述的電路，其特征在于，僅在輸入信號具有預定的值的組合、除了所有輸入信號具有相同值的情況之外的情況中，所述邏輯電路輸出用于切換到測試模式的信號。
全文摘要
根據本發明，提供一種工作模式設置電路，包括多個鎖存電路，每個鎖存電路接收包含在用于設置工作模式的工作模式設置信號中的至少兩個位中的一個，并與時鐘相同步地對該位進行鎖存和輸出；對所述鎖存電路的至少一個輸出信號進行反轉的反相器；以及接收所述鎖存電路的輸出信號和所述反相器反轉的信號，進行預定的邏輯操作，并輸出結果的邏輯電路。
文檔編號G01R31/28GK1661919SQ20051005283
公開日2005年8月31日 申請日期2005年2月25日 優先權日2004年2月26日
發明者佐伯幸弘 申請人:株式會社東芝