專利名稱：具有用于測量內部存儲器宏的ac特性的測試電路的集成電路裝置的制作方法
技術領域：
本發明涉及具有用于測量內部存儲器宏的AC特性的測試電路的集成電路裝置，具體地，涉及具有下述測試電路的集成電路裝置，該測試電路提高了對RAM宏訪問時間的測量精度，并且能夠測量控制時鐘的時鐘寬度以及控制時鐘的建立時間和保持時間的特性值。
背景技術：
除了邏輯電路以外還包括RAM或其他存儲器宏的諸如ASIC裝置的集成電路裝置需要非常精確地測試內部RAM宏的訪問時間和其他AC特性。因為這些測量是使用外部測試裝置來進行的，所以建議在RAM宏的輸入級和輸出級中設置觸發器(flip-flop)，以便響應于第一時鐘脈沖，將控制時鐘脈沖從輸入級觸發器輸入到RAM宏，并且利用第二時鐘將來自RAM宏的輸出捕獲到輸出級觸發器中。
圖1表示RAM宏測量的現有技術的方法。將第一觸發器12設置在包括在集成電路10中的RAM宏14的輸入級中，而將第二觸發器16設置在輸出級中；來自外部測試裝置18的輸入信號S12被第一觸發器12利用第一時鐘S1的定時捕獲，而控制時鐘脈沖CLKt被輸入到RAM宏14。此外，RAM宏數據輸出Dout被第二觸發器16利用第二時鐘S2的定時捕獲，并被提供給外部測試裝置18。通過參照第一時鐘S1來改變第二時鐘S2的定時，以確定可以獲得正確數據輸出Dout的定時，來測量RAM宏14的訪問時間。
RAM宏與控制時鐘CLKt同步地開始讀取操作，并且在規定的訪問時間后輸出所讀出的數據輸出Dout。通過選擇地址Add，使得所讀出的數據從H電平變為L電平、或者從L電平變為H電平，從而能夠檢測數據輸出Dout的輸出定時。
此外，例如在日本專利特開No.2001-208804中提出了一種技術，在該技術中，產生上述第一時鐘S1和第二時鐘S2的電路包括在該集成電路裝置中，并且在通過所包括的可變延遲控制電路來修改第二時鐘S2的定時的同時，執行類似的測量。
然而，當使用測量在RAM宏之前和之后設置的觸發器之間的延時的方法時，由于下述的因素而使得在測量值中產生幾百皮秒量級的誤差，這些因素有產生測試裝置控制時鐘S1和S2的精確度、與控制時鐘S1、S2相對應的觸發器的延時差、以及觸發器本身的操作精確度。SRAM和其他高速RAM的訪問時間例如可以是大約1nsec，所以上述測量誤差太大而不能被忽略。
因此，本發明的一個目的是提供一種具有內部測試電路的集成電路裝置，該內部測試電路能夠對內部RAM宏的AC特性進行精確的測量。
本發明的另一目的是提供一種具有內部測試電路的集成電路裝置，該內部測試電路能夠精確地測量內部RAM的時鐘訪問時間，并且能夠精確地測量控制脈沖(或者控制時鐘)的脈沖寬度以及控制脈沖(或者控制時鐘)的建立時間和保持時間的特性值。
發明內容
本發明的第一方面是一種集成電路裝置，其具有存儲器宏和測試控制電路，該存儲器宏在正常操作期間響應于控制脈沖而鎖存輸入地址，并產生與該輸入地址相對應的數據輸出，該測試控制電路在測試期間執行存儲器宏特性測試。通過連接規定數量的級來構造環形振蕩器，這些級包括一個或更多個存儲器宏單元，該存儲器宏單元具有存儲器宏和脈沖發生電路，該脈沖發生電路在測試期間響應于輸入脈沖而產生用于測試的控制脈沖；并且該測試控制電路測量環形振蕩器的振蕩頻率或周期。
根據該第一方面，將存儲器宏的數據輸出提供給后級脈沖發生電路以產生控制脈沖，以使得包括存儲器宏的環形振蕩器進行振蕩。通過將振蕩周期除以規定數量的級，并將脈沖發生電路的延時排除在外，可以精確地測量存儲器宏的訪問時間。
在本發明的上述第一方面的優選實施例中，可以對脈沖發生電路的脈沖寬度進行可變控制，并且在對控制脈沖寬度進行可變控制的同時，監測環形振蕩器的振蕩狀態。通過這種方式，可以測量控制脈沖寬度的極限值。
在本發明的上述第一方面的另一優選實施例中，通過可變延遲電路的規定延時來提供環形振蕩器中的振蕩脈沖，作為存儲器宏的測試地址。通過對該可變延遲電路的延時的可變控制，能夠測量存儲器宏的建立時間和保持時間的極限值。
圖1表示現有技術的RAM宏測量方法；圖2表示包括一個方面的測試電路的集成電路裝置的結構；圖3表示具有RAM宏的RAM宏單元RMU的結構；圖4表示脈沖發生電路32的結構和操作波形；圖5是表示在一個方面的測試期間環形振蕩器的操作的操作波形圖；圖6A和圖6B說明了脈沖發生電路32中的延時；圖7表示能夠對控制時鐘的脈沖寬度進行可變控制的脈沖發生電路；圖8表示在一個方面測量建立時間的極限值的測試電路；圖9是表示測量建立時間的測試操作的波形圖；圖10表示在一個方面測量保持時間的極限值的測試電路；圖11是表示測量保持時間的測試操作的波形圖；圖12表示包括兩個環形振蕩器級的測試電路；以及，圖13表示包括一個環形振蕩器級的測試電路。
具體實施例方式
下面參照附圖來說明本發明的實施例。
圖2表示本發明一實施例中的包括測試電路的集成電路裝置的結構。該集成電路裝置除了具有內部邏輯電路30以外，還具有諸如RAM宏(未示出)的存儲器宏。具有內部RAM宏的RAM宏單元RMU1、2、3的輸出OUT1、2、3與后一級RAM宏單元的輸入IN2、3、1以級聯的方式相連，而在最后一級中的RAM宏單元RMU3的輸出OUT3經由NAND門26和逆變器28反饋到初級RAM宏單元RMU1的輸入IN1，以形成環形振蕩器。
圖3表示具有RAM宏的RAM宏單元RMU的結構。RAM宏14具有輸入鎖存電路141，用于響應于作為控制脈沖的控制時鐘CLK而輸入地址ADD、數據輸入Din和寫使能信號WE；以及存儲磁芯142，其至少具有解碼器、存儲器單元陣列和輸出電路，RAM宏14輸出讀出數據Dout。RAM宏單元RMU除了具有RAM宏14之外，還具有脈沖發生電路32，用于產生用于測試的控制脈沖CLKt。該脈沖發生電路32響應于輸入脈沖IN的上升沿和下降沿而生成用于測試的控制脈沖CLKt。
此外，在RAM宏14中設置有輸入側開關電路SWin和輸出側開關電路SWout。在正常操作期間，這些開關電路向輸入鎖存電路141提供地址信號Add和系統時鐘SCLK，作為地址信號ADD和控制時鐘CLK，并且輸出數據輸出Dout。另一方面，在測試期間，開關電路SWin輸入由脈沖發生電路32產生的測試控制脈沖CLKt作為控制時鐘CLK，而開關電路SWout輸出讀出數據輸出Dout作為RAM宏單元數據輸出脈沖OUT。經由輸入側開關電路SWin將數據輸出脈沖OUT提供給輸入鎖存電路141，作為構成地址信號ADD的一部分的測試地址位TAdd。在正常操作期間和測試期間，通過測試切換信號TSW對開關電路SWin和Swout進行切換。
將與第一地址(TAdd＝L電平)相對應的H電平數據以及與第二地址(TAdd＝H電平)相對應的L電平數據寫入到存儲磁芯142中。因此，在測試期間，將數據輸出Dout作為測試地址TAdd進行反饋，從而每一次提供測試控制時鐘脈沖CLKt時，所輸出的數據輸出Dout都在H電平和L電平之間重復交替。即，當在數據輸出Dout＝TAdd＝L電平的狀態下提供測試控制脈沖CLKt時，提供對應的第一地址數據輸出Dout＝H電平。然后，當隨后提供測試控制脈沖CLKt時，輸出與第二地址相對應的數據輸出Dout＝L電平。
圖4表示脈沖發生電路32的結構和操作波形。脈沖發生電路32包括NAND門321、322、323，逆變器324、326，以及串聯的偶數個逆變器級325。通過逆變器324和逆變器系列325以及NAND門321，響應于輸入脈沖IN的上升沿而生成脈沖信號，并且通過逆變器系列325和逆變器326以及NAND門322，響應于輸入脈沖IN(即，逆變器324的輸出的上升沿)的下降沿而生成脈沖信號。
在該輸入IN處于L電平的狀態下，串聯的偶數個逆變器級325的輸出為H電平，并且在該輸入IN在輸入脈沖的上升沿處進入H電平的瞬時，NAND門321的輸出進入L電平。在逆變器324和逆變器系列325的延時過去之后，逆變器系列325的輸出則變為L電平，而NAND門321的輸出返回到H電平。即，響應于輸入脈沖IN的上升沿而在NAND門321的輸出中產生負脈沖。此時，NAND門322的輸出被固定為H電平，以使得來自NAND門321的負脈沖被NAND門323反轉，并且該負脈沖通過NAND門323，從而產生測試控制脈沖CLKt。
與上述相反，在輸入脈沖IN的下降沿，由于逆變器系列325、逆變器326和NAND門322而使得在NAND門322的輸出中產生負脈沖，并且該負脈沖被反轉并通過NAND門323，以產生測試控制脈沖CLKt。因此，如圖4所示，響應于輸入脈沖IN的上升沿和下降沿而產生測試控制脈沖CLKt。
返回到圖2，如上所述，將與第一地址(TAdd＝L電平)相對應的H電平數據以及與第二地址(TAdd＝H電平)相對應的L電平數據寫入到RAM宏單元RMU1、2、3中的存儲磁芯中。此外，響應于輸入脈沖IN的上升沿和下降沿而產生控制脈沖CLKt，以控制內部RAM宏，并且輸出數據輸出Dout。因此，在測試期間，響應于輸入脈沖IN的兩個沿，RAM宏單元RMU1、2、3分別開始RAM宏讀取操作，并使輸出OUT1、2、3在H電平和L電平之間交替變化。因此，將這三個RAM宏單元RMU1、2、3級聯連接，并且連接最后一級單元RMU3的輸出OUT3，以使其反饋到初始級，從而由RAM宏單元構造成環形振蕩器。
RAM宏訪問時間圖5是表示在該實施例中，環形振蕩器在測試期間的操作的操作波形圖。在圖2所示的測試電路22中，在執行測試之前，將H電平和L電平寫入到各個RAM宏中的規定地址中。如上所述，這些規定地址與寫入數據之間的關系使得H電平數據與第一地址(TAdd＝L電平)相對應，而L電平數據與第二地址(TAdd＝H電平)相對應。在將RAM宏單元RMU1、RMU2、RMU3的地址分別設置為第一、第二和第一地址的狀態下，當提供一個系統時鐘SCLK的脈沖時，從各個RAM宏單元輸出數據輸出OUT1＝H、OUT2＝L、OUT3＝H。以上為初始化操作。
此后，測試控制電路22響應于來自外部設備的測試信號TEST而將測試開關信號TSW設置為H電平，并且通過這三個RAM宏單元構成一環形振蕩器。在這種狀態下，測試設置信號TSET為L電平，因此設置電路24向NAND門26的輸入端提供H電平。當測試控制電路22將測試設置信號TSET切換到H電平時，對NAND門26的兩個輸入都變為H電平，其輸出從H電平切換為L電平，并且逆變器28使得初級RAM宏單元RMU1的輸入IN1從L電平上升到H電平。
響應于輸入IN1中的這種變化，初級RAM宏單元RMU1內的脈沖發生電路32產生控制脈沖CLKt1。該控制脈沖CLKt1被用作初級RAM宏單元中的RAM宏14的觸發器，以捕獲地址Add、TAdd1(＝ADD)，并且開始讀取操作。通過該讀取操作，在規定的訪問時間之后，將數據輸出OUT1從H電平切換到L電平。
將初級單元數據輸出OUT1的這種切換作為輸入IN2提供給第二級RAM宏單元RMU2，并且該RAM宏單元中的脈沖發生電路32產生控制脈沖CLKt2。使用該控制脈沖CLKt2作為觸發器，第二級RAM宏14捕獲L電平地址TAdd2和另一地址Add，執行讀取操作，并將數據輸出OUT2切換到H電平。第三級RAM宏單元RMU3執行類似的操作，并且將數據輸出OUT3切換到L電平。
將最后一級RAM宏單元RMU3的數據輸出OUT3中的變化經由NAND門26和逆變器28提供給初級單元RMU1的輸入IN1，并且響應于該輸入IN1中的變化，生成控制脈沖CLKt1，執行讀操作，并將數據輸出OUT1切換到H電平。此后，在第二和第三級中類似地執行讀取操作，并且同樣按順序來切換數據輸出OUT2、OUT3。
通過以上操作，包括三個RAM宏單元級的環形振蕩器進行振蕩。測試控制電路22例如提取第三級RAM宏單元RMU3的數據輸出OUT3，并且測量該單元的振蕩頻率或周期。
然而，環形振蕩器除了包括三個RAM宏14之外，還包括脈沖發生電路32、NAND門26和逆變器28。因此，必須從上述測量周期中除去這些延時。此外，RAM宏14中的輸入/輸出級開關SWin和SWout通過例如使用CMOS傳輸門或類似的結構，來幾乎無延遲地執行切換。
圖6A和6B說明了脈沖發生電路32中的延時。如上所述，在脈沖發生電路32中，當輸入IN從L電平上升到H電平時，在圖6A所示的NAND門321、323的通道中產生控制脈沖CLKt，而當輸入IN從H電平降到L電平時，在圖6B所示的逆變器324、NAND門322、323的通道中產生控制脈沖CLKt。因此，在圖2所示的包括三個宏單元級的環形振蕩器中，除了三個RAM宏之外，振蕩周期還包括七個NAND門、兩個或三個逆變器的延時。
測試控制電路22可以使用逆變器和NAND門與環形振蕩器結合，而且可以根據每一個逆變器和NAND門的周期來確定延時，或者可以預先提供每一個逆變器和NAND門的延時數據。在任一情況下，包括RAM宏單元的環形振蕩器的周期(排除了上述延時)成為RAM宏訪問時間。
測試控制電路22除了測量RAM宏訪問時間之外，還在控制時鐘脈沖CLKt的脈沖寬度的可變控制期間，測量環形振蕩器的振蕩停止的極限。或者，測試控制電路22通過可變地控制提供地址TAdd的定時，以對RAM宏控制時鐘脈沖CLKt的上升沿的建立時間和保持時間進行可變地控制，來測量環形振蕩器的振蕩停止的極限值。
在上述環形振蕩器的操作的初始化操作中，將三個RAM宏單元級的數據輸出OUT1、2、3分別設置為H、L和H電平。然而，數據輸出OUT1、2、3也可以全部為H電平；或者可以全部為L電平。或者，可以使用任意組合。包括在各個RAM宏單元中的脈沖發生電路響應于輸入IN脈沖的上升沿或下降沿而生成控制脈沖CLKt，因此每次訪問數據輸出時電平的切換都發生改變，并且任何一個切換方向都是可接受的，這就足夠了。
控制時鐘的脈沖寬度圖7表示能夠對控制時鐘的脈沖寬度進行可變控制的脈沖發生電路。使用可變延遲單元327替代圖4中所示的脈沖發生電路的逆變器系列325。并且設置了延遲控制電路328，用于向可變延遲單元327提供延遲控制信號329。延遲控制電路328響應于控制信號CNT，通過輸出規定的延遲控制信號329來執行對可變延遲單元327的延遲量的可變控制。除此以外，該結構與圖4中所示的結構相同。
該逆變器系列的延時與控制脈沖CLKt的脈沖寬度相對應。因此，通過延長可變控制單元327的延遲量，使得控制脈沖CLKt的脈沖寬度更長，而且通過縮短可變控制單元327的延遲量，使得控制脈沖CLKt的脈沖寬度更短。
因此，在該實施例中，在圖2的三個RAM宏單元級中，初級RAM宏單元RMU1中的脈沖發生電路是由圖7的電路構成的，并且從測試控制電路22輸出用于控制脈沖寬度的脈沖寬度控制信號CNT。該脈沖寬度控制信號CNT可以由來自外部設備的測試控制信號Tcnt控制。在測試期間，如圖5所示，在使環形振蕩器進行振蕩的狀態下，初級RAM宏單元RMU1中的控制脈沖CLKt1的脈沖寬度由脈沖寬度控制信號CNT可變地控制。即，如圖5所示，在控制脈沖CLKt1的脈沖寬度d1逐漸縮短或逐漸加長時，測試控制電路22監測是否保持了環形振蕩器的振蕩操作。
通過RAM宏規范(specifications)來規定該控制脈沖的最小脈沖寬度，并且通過使得能夠可變地控制脈沖寬度，可以根據是否保持了環形振蕩器的振蕩操作，來檢查初級RAM可以在脈沖寬度d1的哪一個范圍內正常操作。
建立時間圖8表示在該實施例中測量建立時間的極限值的測試電路。圖3中所示的RAM宏14與控制時鐘CLK的上升沿同步地捕獲并鎖存地址ADD。因此，必須測量地址ADD相對于控制時鐘CLK的建立時間和保持時間的限制范圍。在圖8所示的測試電路中，提供通過延遲第二級數據輸出OUT2(而不是初級數據輸出OUT1)所獲得的信號，作為用于初級RAM宏單元RMU1的測試的地址TAdd1。此外，第二級數據輸出OUT2是初級數據輸出OUT1的反信號，因此提供第二級數據輸出OUT2反轉的結果作為初級測試地址TAdd1。并且，從測試控制單元22向可變延遲電路34提供建立時間控制信號TSA，其用于控制可變延遲電路34的延遲量。除此以外，該結構與圖2所示的結構相同。
圖9是表示測量建立時間的測試操作的波形圖。在提供給初級RAM宏的控制脈沖CLKt1的上升沿與用于切換初級數據輸出OUT1的定時之間，存在與由于三級RAM宏單元而導致的延時對應的時間差。因此，如果采用初級數據輸出OUT1作為測試地址TAdd1，如圖2所示，則建立時間過長。因此，在該實施例中，第二級RAM宏單元的數據輸出OUT2被延遲和反轉，并被提供作為初級測試地址TAdd1。
如圖9所示，通過將第二級數據輸出OUT2反轉并由于可變延遲電路34而使其延遲了延時d2，來產生初級測試地址TAdd1。通過對延時d2的可變控制，可以可變地控制建立時間tsa，該建立時間tsa是測試地址TAdd1的切換定時與控制時鐘CLKt1的上升沿之間的時間差。此外，因為第二級數據輸出OUT2的切換定時較接近于控制脈沖CLKt1的上升沿，所以不必使可變延遲電路34的延遲量很大。還可以對初級和第三級數據輸出OUT1和OUT3進行延遲，以用作初級測試地址TAdd1；但在這種情況下，可變延遲電路的延遲量必須較大，而且電路的尺寸也會變大。
測試控制電路22通過建立時間控制信號TSA來可變地控制可變延遲電路34的延遲量d2，可變地控制初級RAM宏單元中的RAM宏14的建立時間tsa，并且可以進行監測以確定環形振蕩器的振蕩在哪個建立時間停止，以測量建立時間的極限值。因此，可以使用來自外部測試裝置的控制信號Tcnt來設置該建立時間控制信號TSA，并且可以將測試控制電路22的測試結果信號Tout輸出給外部測試裝置，以表示環形振蕩器是否正在進行振蕩。或者，測試控制電路22可以自動修改延遲量d2，每一次都記錄是否存在振蕩，并且最終輸出所記錄的結果。
保持時間圖10表示該實施例中的用于測量保持時間的極限值的測試電路。與圖2的不同之處在于第三級(其為前級)的數據輸出OUT3被延遲并被提供給初級RAM宏單元RMU1的測試地址TAdd1，并且可以通過保持時間控制信號THA來改變可變延遲電路36的延遲量。與初級數據輸出OUT1相比，第三級的數據輸出OUT3被延遲了大約一個周期，以通過可變延遲電路36來反轉和延遲數據輸出OUT3，并將其作為測試地址TAdd1提供。除此以外，該結構與圖2中的結構相同。
圖11是表示用于測量保持時間的測試操作的波形圖。可變延遲電路36將第三級數據輸出OUT3延遲規定延時d3并使其反轉，并且提供該結果作為測試地址信號TAdd1。響應于第三級數據輸出OUT3的變化而產生初級控制脈沖CLKt1，以通過將第三級數據輸出OUT3延遲延時d3，來使得測試地址信號TAdd1能夠在控制脈沖CLKt1的上升沿之后經過保持時間tha處發生改變。通過對該延時d3的可變控制，可以對相對于初級控制脈沖CLKt1的保持時間tha進行可變控制。
因此，在環形振蕩器正在進行振蕩的狀態下，測試控制電路22可以通過逐漸縮短保持時間tha來檢測用于停止振蕩操作的保持時間的極限值。
如圖11所示，甚至通過對第二級數據輸出OUT2進行延遲并提供給初級測試地址TAdd1，也可以可變地控制保持時間。然而，必須使延遲量更大。在這種情況下，也必須對第二級數據輸出OUT2進行反轉。
如上所述，通過使環形振蕩器電路中的任何一個振蕩時鐘(或者振蕩脈沖)延遲規定量，可以產生初級RAM宏單元的測試地址TAdd1，并且通過可變地控制該延時，可以檢測建立時間的極限值和保持時間的極限值。在上述圖8和圖10示例中，為了使可變延遲電路的延遲量較小，使用通過延遲第二級數據輸出OUT2而獲得的測試地址TAdd1來測量建立時間的極限值，并且使用通過延遲第三級數據輸出OUT3而獲得的測試地址TAdd1來測量保持時間的極限值。通過設置圖8和圖10的可變延遲電路34、36，并且使用切換裝置來切換它們的延遲信號，可以使用普通測試電路來測量建立時間和保持時間的極限值。
在上述實施例中，使用三個RAM宏單元級來構造環形振蕩器；但是也可以使用一級或兩級來構造環形振蕩器。如果執行寫入，以使得每一個RAM宏都輸出測試地址的反轉信號作為數據輸出，則每一次對RAM宏單元的輸入IN變化時，后續級RAM宏單元的數據輸出也變化，從而可以使環形振蕩器進行振蕩。
圖12表示包括兩個環形振蕩器級的測試電路。環形振蕩器由初級RAM宏單元RMU1、第二級RAM宏單元RMU2、NAND門26和逆變器28構成。該環形振蕩器的振蕩操作與圖5的類似。然而，振蕩周期是兩個RAM宏單元級RMU1、2，NAND門26和逆變器28的延時的總和；因為不存在圖2的振蕩電路中的第三級單元，所以振蕩周期縮短了該量。
在圖12的示例中，為了對控制時鐘的脈沖寬度進行可變控制，測試控制電路22將脈沖寬度控制信號CNT提供給初級RAM宏單元RMU1。此外，為了測量建立時間和保持時間的極限值，設置用于延遲初級數據輸出OUT1的第一可變延遲電路38以及用于延遲第二級數據輸出OUT2的第二可變延遲電路40。并且，測試控制電路22將建立時間控制信號TSA和保持時間控制信號THA提供給這些可變延遲電路38和40，以執行對延時的可變控制并檢測相應的極限值。
圖13表示包括一個環形振蕩器級的測試電路。在該示例中，RAM宏單元RMU1的數據輸出OUT1通過NAND門26和逆變器28，并且被反饋到輸入IN1。振蕩操作與圖5的類似。結果，該環形振蕩器的振蕩周期是RAM宏單元RMU1、NAND門26和逆變器28的延時的總和。通過來自測試控制電路22的脈沖寬度控制信號CNT來控制RAM宏單元RMU1中的脈沖發生電路的脈沖寬度。為了測量建立時間和保持時間的極限值，設置第一可變延遲電路38和第二可變延遲電路40，由來自測試控制電路22的控制信號TSA和THA對它們各自的延時進行控制。
如上所述，根據該實施例，連接RAM宏以構造環形振蕩器，以使得可以精確地測量RAM宏訪問時間，而不需要從外部源提供時鐘脈沖。此外，只要RAM宏正常操作，就可以利用環形振蕩器的振蕩操作來容易地測量控制時鐘脈沖寬度的極限值以及建立時間和保持時間的極限值。
工業實用性根據本發明，通過提供能夠準確測量集成電路裝置中的RAM宏的AC特性的測試電路，可以通過該集成電路本身來執行對內置RAM宏的AC特性測試，從而使其在半導體工業中使用的可能性很高。
本申請是2003年7月22日提交的國際申請PCT/JP03/09231(現在未決)的繼續，在此通過引用將其并入。
權利要求
1.一種包括存儲器宏的集成電路裝置，其具有至少一個存儲器宏，其響應于所提供的控制脈沖而輸出數據輸出信號；以及測試電路，其測量所述存儲器宏的特性，其中，在測試期間，所述測試電路通過脈沖發生電路和存儲器宏來構造存儲器宏單元，所述脈沖發生電路響應于輸入脈沖而生成測試控制脈沖，并且所述存儲器宏單元響應于所述測試控制脈沖而交替地輸出第一和第二數據輸出信號；并且通過以規定數量的級的方式級聯所述存儲器宏單元來構造環形振蕩器，該規定數量為1或更大，最后一級存儲器宏單元的輸出被反饋到初級存儲器宏單元的輸入，所述測試電路用于測量所述環形振蕩器的振蕩頻率或周期。
2.根據權利要求1所述的集成電路裝置，其中，在所述存儲器宏單元內的存儲器宏中，在第一地址中存儲有第一數據，在第二地址中存儲有與該第一數據極性相反的第二數據，所述數據輸出信號被作為輸入地址反饋到所述存儲器宏，通過該第一數據反饋使所述輸入地址變為該第二地址，而通過該第二數據反饋使所述輸入地址變為該第一地址。
3.根據權利要求1所述的集成電路裝置，其中，所述測試電路對從向所述脈沖發生電路提供輸入脈沖到產生所述測試控制脈沖的延時進行測量，并且從所述環形振蕩器的振蕩頻率或周期中除去所述脈沖發生電路的延時。
4.根據權利要求1所述的集成電路裝置，其中，所述脈沖發生電路響應于所述輸入脈沖的上升沿和下降沿而產生所述測試控制脈沖。
5.根據權利要求1所述的集成電路裝置，其中，所述測試電路生成用于控制所述測試控制脈沖的脈沖寬度的脈沖寬度控制信號，所述脈沖發生電路輸出脈沖寬度根據該脈沖寬度控制信號而變化的測試控制脈沖，并且所述測試電路檢測所述環形振蕩器是否正在進行振蕩。
6.根據權利要求1所述的集成電路裝置，其中，所述測試電路通過級聯至少第一、第二和第三存儲器宏單元來構造所述環形振蕩器；經由可變延遲電路將所述第二存儲器宏單元的存儲器宏數據輸出信號連接到所述第一存儲器宏單元內的存儲器宏的地址端子；并且所述測試電路可變地控制所述可變延遲電路的延時，并且根據該可變控制來檢測所述環形振蕩器是否正在進行振蕩。
7.根據權利要求1所述的集成電路裝置，其中，所述測試電路通過級聯至少第一、第二和第三存儲器宏單元來構造所述環形振蕩器；經由可變延遲電路將所述第三存儲器宏單元的RAM宏的數據輸出信號提供給所述第一存儲器宏單元內的存儲器宏的地址端子；并且所述測試電路可變地控制所述可變延遲電路的延時，并且根據該可變控制來檢測所述環形振蕩器是否正在進行振蕩。
8.根據權利要求1所述的集成電路裝置，其中，所述測試電路通過級聯至少第一、第二和第三存儲器宏單元來構造所述環形振蕩器；經由第一可變延遲電路將所述第二存儲器宏單元的存儲器宏的數據輸出信號，以及經由第二可變延遲電路將所述第三存儲器宏單元的存儲器宏的數據輸出信號分別提供給所述第一存儲器宏單元內的存儲器宏的地址端子；并且所述測試電路可變地控制所述第一或第二可變延遲電路的延時，并且根據該可變控制來檢測所述環形振蕩器是否正在進行振蕩。
9.根據權利要求1所述的集成電路裝置，其中，所述測試電路通過級聯至少第一和第二存儲器宏單元來構造所述環形振蕩器；經由可變延遲電路將所述第二存儲器宏單元的存儲器宏的數據輸出信號提供給所述第一存儲器宏單元內的存儲器宏的地址端子；并且所述測試電路可變地控制所述可變延遲電路的延時，并且根據該可變控制來檢測所述環形振蕩器是否正在進行振蕩。
10.根據權利要求1所述的集成電路裝置，其中，所述測試電路通過將第一存儲器宏單元的輸出連接到該第一存儲器宏單元的輸入來構造所述環形振蕩器；經由可變延遲電路將所述第一存儲器宏單元的存儲器宏的數據輸出信號提供給所述第一存儲器宏單元內的存儲器宏的地址端子；并且所述測試電路可變地控制所述可變延遲電路的延時，并且根據該可變控制來檢測所述環形振蕩器是否正在進行振蕩。
11.一種包括存儲器宏的集成電路裝置，其具有存儲器宏，其在正常操作期間，響應于控制脈沖而鎖存輸入地址，并且生成與該輸入地址相對應的數據輸出；以及，測試控制電路，其在測試期間，執行所述存儲器宏的特性測試，其中將多個存儲器宏單元以規定數量的一個或更多個級的方式相連來構造環形振蕩器，該多個存儲器宏單元分別具有存儲器宏和脈沖發生電路，該脈沖發生電路在測試期間響應于輸入脈沖而生成測試控制脈沖，并且所述測試控制電路檢測所述環形振蕩器的振蕩頻率或周期。
12.根據權利要求11所述的集成電路裝置，其中，所述測試控制電路可變地控制所述脈沖發生電路的脈沖寬度，并且監測所述環形振蕩器的振蕩或者振蕩停止。
13.根據權利要求11所述的集成電路裝置，還包括可變延遲電路，用于延遲由所述環形振蕩器進行振蕩的時鐘脈沖，并將經延遲的時鐘脈沖作為測試地址提供給任何一個存儲器宏單元，其中所述測試控制電路在對所述可變延遲電路的延遲量進行可變控制的同時，對所述環形振蕩器的振蕩或者振蕩停止進行監測。
全文摘要
一種集成電路裝置包括存儲器宏，用于在正常操作期間響應于控制脈沖而鎖存輸入地址，并產生與輸入地址相對應的數據輸出；以及測試控制電路(22)，用于在測試期間執行對存儲器宏的特性測試。一個或更多個存儲器宏單元(RMU1、RMU2、RMU3)分別具有脈沖發生電路，用于在測試期間響應于輸入脈沖而產生用于測試的控制脈沖；以及存儲器宏，其被連接以形成環形振蕩器，并且該測試控制電路測量環形振蕩器的振蕩頻率或周期。當存儲器宏的數據輸出被提供給后續級的脈沖發生電路以產生控制脈沖時，環形振蕩器進行振蕩。振蕩周期被劃分為預定數量的級，去除脈沖發生電路的延遲，由此高精確度地測量存儲器宏的訪問時間。
文檔編號G01R31/28GK1802708SQ0382682
公開日2006年7月12日 申請日期2003年7月22日 優先權日2003年7月22日
發明者牧康彥 申請人:富士通株式會社