專利名稱：一種測試數字電路的裝置的制作方法
技術領域：
本實用新型涉及一種自動測試裝置，特別是一種測試數字電路的裝置。
背景技術：
在電氣產品的生產中經常需要對其進行性能測試，目前，對電氣產品的數字電路的測試通常是采用數字電路，測試臺的成本、電路結構較為復雜，實現難度大。特別是在大型養路機械的電氣控制系統的程控系統中采用了MOTORAL的MC14500的一位機系統進行邏輯控制，整個系統由CPU板、輸入輸出板、延時板組成。MOTORAL的MC14500系統中電子插件都是由48芯的插頭連接。系統總線由4根地址線、1根數據線和4根控制線組成，其總線協議、電平、速度和現在主流的單片機不兼容。這給對輸入輸出板、延時板的測試帶來了很大的困難。重新設計測試電路會增加設計成本、延長設計周期。
本方案利用測試臺現有的技術條件(繼電器矩陣和電源)很好的解決了這個問題。當然其中存在響應時間長的缺點。
技術內容本實用新型的目的旨在提供一種電路結構簡單、容易實現的、采用模擬電路測試數字電路的裝置。它包括單片機1、總線2、譯碼驅動電路3、繼電器矩陣4和48芯接口5；
所述單片機1通過RS232接口與上位計算機相連；所述譯碼驅動電路3包括分別通過總線2與單片機1相連的第一譯碼驅動電路31、第二譯碼驅動電路32和第三譯碼驅動電路33；所述繼電器矩陣4是三個分別由48個繼電器構成的繼電器矩陣，包括第一繼電器矩陣41，第二繼電器矩陣42和第三繼電器矩陣43，其中第一繼電器矩陣41的各控制線圈分別與第一譯碼驅動電路31對應的驅動輸出端相連，第二繼電器矩陣42的各控制線圈與第二譯碼驅動電路32對應的驅動輸出端相連，第三繼電器矩陣43的各控制線圈與第三譯碼驅動電路33對應的驅動輸出端相連；所述第一繼電器矩陣41、第二繼電器矩陣42和第三繼電器矩陣43的各繼電器的受控觸點對的一端分別與電源地、12V電源和模擬數據采集通道相連，另一端并聯后與48芯接口5的一個對應端口相連；所述48芯接口5的另一端與被測電路板相連。
該方案可以較好地解決用模擬電路測試數字電路的問題，當然其中存在響應時間長的缺點。
圖1為本實用新型原理框圖；圖2為繼電器矩陣原理示意圖。
具體實施方式
如圖1、2所示，它包括單片機1、總線2、譯碼驅動電路3、繼電器矩陣4和48芯接口5；
所述單片機1通過RS232接口與上位計算機相連；所述譯碼驅動電路3包括分別通過總線2與單片機1相連的第一譯碼驅動電路31、第二譯碼驅動電路32和第三譯碼驅動電路33；所述繼電器矩陣4是三個分別由48個繼電器構成的繼電器矩陣，包括第一繼電器矩陣41，第二繼電器矩陣42和第三繼電器矩陣43，其中第一繼電器矩陣41的各控制線圈分別與第一譯碼驅動電路31對應的驅動輸出端相連，第二繼電器矩陣42的各控制線圈與第二譯碼驅動電路32對應的驅動輸出端相連，第三繼電器矩陣43的各控制線圈與第三譯碼驅動電路33對應的驅動輸出端相連；所述第一繼電器矩陣41、第二繼電器矩陣42和第三繼電器矩陣43的各繼電器的受控觸點對的一端分別與電源地、12V電源和模擬數據采集通道相連，另一端并聯后與48芯接口5的一個對應端口相連；所述48芯接口5的另一端與被測電路板相連。
信號的切換由3*48的繼電器矩陣完成。其中一個接12V(邏輯“1”)，一個接地(邏輯“0”)，另一個接模擬采集通道。每矩陣中48個繼電器觸點的一端接公共端，即信號輸入端，另一端分別接到被測電路板的48芯插頭(如圖)。只要對應的繼電器閉合，信號就可通過此繼電器送到被測電子插件48芯上任何一個管腳。圖2為繼電器矩陣原理示意圖。
控制由8031的單片機系統完成，先根據被測電路板的測試真值表將控制信息(繼電器的閉合順序)通過總線送到譯碼驅動電路。先由3-8譯碼選通相應的鎖存器。控制編碼通過數據總線送到各個鎖存器，然后再通過的鎖存器送到開關三極管使相應的繼電器閉合。
在數字電路中，只存在0、1和高阻三種狀態。由于4500是12V的CMOS電平，對于地址總線和控制總線而言，只存在接地和12V兩種情況；單根數據線只存在接地、12V和懸空三種情況。
對非CPU板的測試，先根據被測試的電子插件正常工作時總線的時序，列出相應的測試邏輯真值表，并存儲在計算機中。測試開始時，計算機調出相應的邏輯真值表，然后編譯成繼電器矩陣的控制指令，通過總線按一定順序控制繼電器矩陣輸出對應的電平信號。
對于被測電子插件而言，輸入高電平就將2號繼電器板上相應的繼電器閉合，低電平閉合1號板的繼電器。數據線的輸出通過3號繼電器板切換到高阻采集通道，當采集的電壓大11V就認為數據為“1”，小于3V就認為數據為“0”，其他就是高阻態。同時為了避免出現繼電器切換中出現不確定狀態，每路信號通過一個10K的電阻接地。可其輸入的觸發的邊沿信號可通過繼電器的動作順序和時間得到。
權利要求1.一種測試數字電路的裝置，其特征在于它包括單片機(1)、總線(2)、譯碼驅動電路(3)、繼電器矩陣(4)和48芯接口(5)；所述單片機(1)通過RS232接口與上位計算機相連；所述譯碼驅動電路(3)包括分別通過總線(2)與單片機(1)相連的第一譯碼驅動電路(31)、第二譯碼驅動電路(32)和第三譯碼驅動電路(33)；所述繼電器矩陣(4)是三個分別由48個繼電器構成的繼電器矩陣，包括第一繼電器矩陣(41)，第二繼電器矩陣(42)和第三繼電器矩陣(43)，其中第一繼電器矩陣(41)的各控制線圈分別與第一譯碼驅動電路(31)對應的驅動輸出端相連，第二繼電器矩陣(42)的各控制線圈與第二譯碼驅動電路(32)對應的驅動輸出端相連，第三繼電器矩陣(43)的各控制線圈與第三譯碼驅動電路(33)對應的驅動輸出端相連；所述第一繼電器矩陣(41)、第二繼電器矩陣(42)和第三繼電器矩陣(43)的各繼電器的受控觸點對的一端分別與電源地、12V電源和模擬數據采集通道相連，另一端并聯后與48芯接口(5)的一個對應端口相連；所述48芯接口(5)的另一端與被測電路板相連。
專利摘要一種測試數字電路的裝置，包括單片機、總線、譯碼驅動電路、繼電器矩陣和48芯接口，單片機通過RS232接口與上位計算機相連；譯碼驅動電路包括分別通過總線與單片機相連的三個譯碼驅動電路；繼電器矩陣是三個分別由個繼電器構成的繼電器矩陣，其中各繼電器矩陣的各控制線圈分別與對應的譯碼驅動電路相應的驅動輸出端相連；第一繼電器矩陣、第二繼電器矩陣和第三繼電器矩陣的各繼電器的受控觸點對的一端分別與電源地、12V電源和模擬數據采集通道相連，另一端并聯后與48芯接口的一個對應端口相連；48芯接口5的另一端與被測電路板相連。可以較好地解決用模擬電路測試數字電路的問題。
文檔編號G01R31/28GK2676218SQ0324861
公開日2005年2月2日 申請日期2003年8月22日 優先權日2003年8月22日
發明者李石平, 王建宏, 李懿, 孫恩元 申請人:株洲時代電子技術有限公司