專利名稱：具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法及試驗裝置的制作方法
技術領域：
本發明涉及一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法及試驗裝置、尤其是涉及對于具有采用將相鄰的2個LSI按1對1連接的點對點連接方式并且在1GHz以上工作的下一代輸入輸出接口的半導體集成電路裝置(LSI)，采用簡單的構成就可高效進行該半導體集成電路裝置的測試的具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法及試驗裝置。
背景技術：
近年來，隨著光通信網的高速化、大容量化，目前的情況是微處理器的工作頻率提高了30倍，硬盤裝置的工作速度提高了25倍，網絡[Ethernet(登錄商標)]的傳送速度提高了100倍，但另一方面，PCI(PeripheralComponent Interconnect)總線的傳送速度卻幾乎沒有變化。
但是，當進行運動圖像或聲頻等流數據的處理時，希望傳送速度進一步高速化。
在適應這樣今后會更進一步高速化的下一代輸入輸出接口中，有采用把相鄰的2個LSI按1對1連接的點對點連接方式來抑制多重反射的傾向，也有采用8位程度的窄數據寬度以便在高工作頻率下也容易進行時鐘相位差調整的的傾向。
采用這樣的點對點連接或窄數據寬度，是因為容易采取以開關LSI為中心控制數據傳送的網絡結構，所以是適合于傳送流數據的結構。
但是，這時，與具有寬數據寬度的總線接口相比，必須能在相當高的頻率下工作。
例如，使用8位寬度的數據總線，要實現比使用32位寬度的PCI總線快10倍程度的數據傳送速度，必需有可以在1GHz以上工作的高速輸入輸出電路。
因此，為了回應這樣高速化的要求，可以預見具有LVDS(Low VoltageDifferential Signaling)等高速I/O的LSI的生產量今后會切實增長。
另外，這些高速I/O包括多路轉換器或PLL(Phase Locked Loop)等，因此，在測試中對I/O部要求進行與現在使用的LFT(Loose FunctionTest)或DC測試不一樣的測試，即要求高速化測試。
在目前技術規格下，探測器卡本身或LSI測試單體也可以進行超過1G位/秒的數據信號的測試。
但是，作為將這些組合而成測試系統整體，200M位/秒～400M位/秒程度的數據信號的測試已經達到極限，這可以參考附圖7進行說明。
參考圖7圖7是以往的測試系統的概念性結構圖。在以往的測試系統中，在負載板71的中央部上設置IC插座72，同時設置與該IC插座72連接的引出布線73，而且，該引出布線73與連接在LSI測試器74上的同軸電纜75連接。
而且，利用機械手76把試驗對象器件DUT(Device Under Test)77安裝固定于IC插座72中進行測試。
這時，從DUT77到作為波形檢測部LSI的測試器74的布線長度(電纜長度)成為問題。
即，在時鐘頻率為1GHz以上的高頻率信號中，受到與路線長度的平方成比例的皮膚效應或與路線長度成比例的電介質損失的影響，產生數字波形的畸變，因此，當從DUT77到作為波形檢測部LSI的測試器74的布線長度長時，檢測時鐘頻率超過1GHz的數字信號是困難的。
在這種狀態下，開發了在負載板上安裝模擬信號的測定電路或解析電路，使用通用邏輯測試器進行模擬測試的模擬BOST(Built-Out Self-Test)。
該BOST的優點可列舉為第1，可以作包含外部接口的保證，第2，沒有芯片的區域補償，第3，芯片評價時的可觀測性高等。
若考慮今后的用于具有高速I/O的LSI的BOST，上述第1和第3優點是高速I/O必須具備的條件，通過顯著縮短前面說明的從DUT到信號檢測部的布線長度，可以測試高速I/O。
另一方面，在半導體集成電路裝置(LSI)中，有作為測試容易化設計，用邊界掃描寄存器將LSI的內部分成I/O和內部邏輯的方案，以下參考附圖8來說明。
參考圖8圖8是設置邊界掃描寄存器的半導體集成電路裝置的概念性結構圖。半導體芯片81的外周部上設置邊界掃描寄存器83，將I/O84、和由設置在內部的邏輯電路及存儲器等構成的內部邏輯82分離。
根據使用這樣的邊界掃描寄存器，容易進行內部邏輯測試的同時，可以對高速I/O指定傳發送號或者測試接收信號。
又，作為其他的測試容易化設計，提出了邏輯BIST(Built-In Self-Test)。以下參考附圖9來說明。
參考圖9圖9是采用邏輯BIST的半導體集成電路裝置的概念性的結構圖。半導體芯片91中設置偽隨機模式發生電路92及輸出模式壓縮電路93，且用掃描鏈94連接偽隨機模式發生電路92和輸出模式壓縮電路93。
這時，設置在外部的LSI測試器95進行偽隨機模式發生電路92的初始設定和取出輸出模式壓縮電路93的結果。
而且，測試模式與以往的不同，不是從LSI測試器95輸出，而是從LSI內部的偽隨機模式發生電路92輸出，把LSI內部的測試結果傳送給輸出模式壓縮電路93。
另外，偽隨機模式發生電路92是例如由LFSR(Linear Feedback ShiftRegister)構成，而且，輸出模式壓縮電路93是例如由MISR(Multiple InputSignature Register)構成，根據該構成可以實現縮小半導體芯片92的區域補償。
但是，BOST中一般有第1，受芯片的管腳數的制約，第2，負載板上必須有為安裝測定電路或解析電路的安裝空間，等的缺點。其中第1缺點對高速I/O測試中不會構成問題，但必須解決第2個有關安裝空間的問題。
而且，考慮BOST的基礎上進行高速I/O測試本身的課題是要適應以輸入輸出信號電平為首的各種各樣的規格。
例如，高速I/O測試中存在必須適應輸入輸出信號水平[CML(CurrentMode Logic)、LVDS等]或高速信號處理技術[波形增強(預增強)，進行多值傳送同時雙方向傳送等]的各種各樣的規格的問題。
另一方面，邏輯BIST中，所存在的問題是為了進行I/O部的測試，不能對LSI內部進行封閉測試。
發明內容
本發明的目的在于，通過簡單的板結構，針對每個I/O規格不用變更測試系統，也可以迅速地進行超過1GHz的高速I/O的測試。
圖1是本發明的原理構成圖。參考圖1對本發明中用于解決課題的方式進行說明。
參考圖1(1)本發明之一提供一種具有高速輸入輸出裝置2的半導體集成電路裝置1的試驗方法，所具有的特征是在設置了用傳送線路將具有高速輸入輸出裝置2的半導體集成電路裝置1的外部輸出端子和外部輸入端子連接的環路反饋通道4的負載板3上安裝半導體集成電路裝置1，利用設置在半導體集成電路裝置1的內部的測試裝置5和環路反饋通道4，在半導體集成電路裝置1中試驗高速輸入輸出裝置2的動作。
這樣，高速輸入輸出裝置2，即，高速I/O的特性測試不是在設置在外部的LSI測試器中，而是根據利用設置在LSI內部的測試裝置5和設置在負載板3的環路反饋通道4進行測試，可以在LSI內部中進行封閉自行測試，因為測試中可以縮短路線長度，所以不會出現數字波形畸變的問題，并且可以實現超過1GHz的試驗。
(2)本發明之二，在本發明之一中，所具有的特征是設置在半導體集成電路裝置1的內部中的測試裝置5是由測試模式發生裝置6，和把測試模式發生裝置6發生的測試模式傳送給高速輸入輸出裝置2的邊界掃描寄存器，和根據外部輸入端子接收通過環路反饋通道4的輸出的檢查裝置7構成。
這樣，根據由發生發送數據模式的測式模式發生裝置6、邊界掃描寄存器及檢查裝置7構成的設置在LSI內部的測試裝置5，高速I/O的特性測試可以在封閉狀態下進行。
(3)本發明之三，在發明之一或發明之二中，所具有的特征是測試模式發生裝置6是偽隨機模式發生電路，而且，檢查裝置7是輸出模式壓縮電路。
這樣，作為測試模式發生裝置6最合適的是，由LFSR等構成的偽隨機模式發生電路，而且，作為檢查裝置7最合適的是，由MISR等構成的輸出模式壓縮電路。因此，可以使LSI芯片的區域補償變小。
(4)本發明之四提供一種具有高速輸入輸出裝置2的半導體集成電路裝置1的試驗裝置，所具有的特征是具有設置用傳送線路將具有高速輸入輸出裝置2的半導體集成電路裝置1的外部輸出端子和內部輸出端子連接的環路反饋通道4的負載板3。
這樣，根據設置環路反饋通道4的負載板3構成試驗裝置，不需要在BOST中安裝必要的測定電路或解析電路時的空間，因此，可以使負載板3的構成簡化。
(5)本發明之五，在發明之四中，所具有的特征是環路反饋通道4至少由設置在負載板3內的多層布線和將層位不同的布線層連接的過孔構成。
這樣，通過利用負載板3內設置的多層布線而構成的環路反饋通道4，可以構成小面積負載板3內具有任意的線路長度的環路反饋通道4，從而可以使負載板3小型化。
(6)本發明之六，在發明之五中，所具有的特征是各布線層由共面結構的傳送線路構成。
這樣，根據用共面結構的傳送線路形成構成環路反饋通道4的傳送線路，可以在波形畸變小且延遲少的狀態下傳送1GHz以上頻率的信號測試模式。
(7)本發明之七，在發明之五或之六中，所具有的特征是用多角形模式構成各布線層的彎曲處。
這樣，根據各布線層的彎曲處，尤其是90°程度彎曲的地方利用多角形模式構成，可以緩和特性阻抗的不連續性。
(8)本發明之八，在發明之四～之七的任一項中，所具有的特征是構成高速輸入輸出裝置2的同時，通過環路反饋通道4結合的輸出裝置和輸入裝置對中的環路反饋通道長度相互相等。
這樣，根據使用環路反饋通道4結合的輸出裝置和輸入裝置對中的環路反饋通道長度相互相等，可以進行特性一致的高精度測試。
圖1表示本發明的原理結構的說明圖。
圖2表示本發明實施方式的測試系統的概念性構成圖。
圖3表示具有高速I/O的LSI芯片的概念性構成圖。
圖4表示構成高速I/O的輸出單元及輸入單元的概念性構成圖。
圖5表示負載板的插座周邊結構的說明圖。
圖6表示環路反饋通道的概念性構成圖。
圖7表示以往的測試系統的概念性構成圖。
圖8表示設置邊界掃描寄存器的半導體集成電路裝置的概念性構成圖。
圖9表示采用邏輯BIST的半導體集成電路裝置的概念性構成圖。
參考圖2圖2是本發明的實施方式的測試系統的概念性構成圖。在設置環路反饋通道50的負載板40中安裝了對應于高頻特性好的FC-BGA(Flip ChipBall Grid Array)的插座41，在該插座41上設置DUT，即測定對象LSI芯片11，進行試驗。
而且，LSI測試器42進行偽隨機模式發生電路19的初始設定和從輸出模式壓縮電路20取出結果。
參考圖3
圖3是成為DUT的具有通過LSI內部的測試容易化設計而設計的高速I/O的LSI芯片11的概念性構成圖。該LSI芯片11由設置在內部的邏輯電路和存儲器構成的內部邏輯12、通過焊盤14與驅動器管腳連接的輸出單元13、通過焊盤16與接收器管腳連接的輸入單元15、由從內部邏輯12分離由輸出單元13和輸入單元15構成的高速I/O17的掃描鏈18構成的邊界掃描寄存器、由通過掃描鏈18與輸出單元13連接的LFSR構成的偽隨機模式發生電路19、由通過掃描鏈18與輸入單元15連接的MISR構成的輸出模式壓縮電路20構成。
而且，為了使圖示簡單，輸出單元13和輸入單元15按分別聚積各一方側的狀態表示。
這時，準備與1個I/O單元處理的并聯數據的位數相同的掃描鏈18，圖中1個I/O單元傳送并接收4位的并聯數據，因此準備4個掃描鏈18。
還有，在輸出單元13上設置在來自內部邏輯12的數據和來自具有觸發器21的掃描鏈18的數據之間進行切換的多路轉換器22。
另一方面，在輸入單元15中準備了在來自輸入單元15的數據和來自前1個觸發器31的數據之間進行切換的多路轉換器32。
參考圖4(a)圖4(a)是構成高速I/O的輸出單元13的概念性構成圖。輸出單元13由4B/5B編碼器23、同步器24、多路轉換器25、LVDS驅動器26、確定驅動器和發送時間的發送用電壓控制振蕩器27、及相位/頻率比較器28構成。
該例中，從LSI內部接收作為輸出的4位并聯數據，4B/5B編碼器23在該4位并聯數據上附加1位，編碼成5位數據。這時，所附加的位是為了使接收信號側容易進行時鐘再現，以避免“0”及“1”連續出現而被插入。
繼而，同步器24中進行內部時鐘和發送時鐘的時間調整后，根據多路轉換器25及LVDS驅動器26，將5位并聯數據作為1位的串聯數據以LVDS電平的差動信號(輸出+，輸出-)輸出。
這時，相位/頻率比較器28和發送用電壓控制振蕩器27構成的PLL產生頻率為內部時鐘的5倍的發送時鐘。
參考圖4(b)圖4(b)是構成高速I/O的輸入單元15的概念性構成圖。輸入單元15由LVDS接收器33、多路分離器34、同步器35、5B/4B譯碼器36、決定接收時間的接收用電壓控制振蕩器37、及相位/頻率比較器38構成。
信號的流向與輸出單元13相反，用LVDS接收器33接收傳送線路傳送過來的串聯數據后，在多路分離器34中進行串聯到并聯的切換，同步器35取出與內部時鐘同步的信號。
之后，在5B/4B譯碼器36中除去為時鐘再現而附加的1位，譯碼成4位并聯數據。
這時，接收時鐘從相位/頻率比較器38和接收用電壓控制振蕩器37構成的PLL傳送過來的數據中再現。
繼而，參考圖5說明負載板的插座周邊的構成。
參考圖5(a)圖5(a)是負載板40的插座41附近的概略的剖面圖。該例中，LSI芯片11的輸出端子面中設置的FC-BGA的左側中配置高速I/O的驅動管腳29，在右側配置接收管腳39。
而且，該例中，負載板40是由5層結構的多層布線電路基板構成，插座41的左側的端子43使用負載板40上的第3布線層51被布線至附圖的左端側，其后，經過過孔52切換到第5布線層53被布線至附圖的右端側，再次，經過過孔54切換到第3布線層51被布線至插座41的右側的端子44，由此構成環路反饋通道50。
參考圖5(b)圖5(b)是與第3布線層51的插座41的端子43連接的連接部的要部平面圖。為了對應構成輸出單元13的LVDS驅動器23的差動輸出(輸出+，輸出-)，設置兩根信號布線55，56和包圍這些布線的接地布線57，58，同一層的布線層也構成用兩側的接地布線夾住排列差動信號的共面結構的傳送線路。
而且，標號59，60，61是過孔的連接部。
布線寬度、布線間隔等的參數按照使傳送線路的特性阻抗匹配于高速I/O的輸入輸出阻抗進行確定。
參考圖5(c)圖5(c)是負載板40的要部剖面圖。設置信號布線55，56的布線層，這時第3布線層51的上下布線層62，63作為電源或者是接地布線，被這些夾住構成帶狀線。
而且，如上所述，信號布線55，56是將其兩側用接地布線57，58夾住的共面結構。
參考圖6圖6是概念性地表示這樣的環路反饋通道50的構成的圖。通過這樣布線，實現各環路反饋通道50的長度相等的布線。
即，這時的環路反饋通道50線路長度取為300mm程度。
另外，使第3布線層51或第5布線層53等的布線曲折成90度作成多角形模式的彎曲部64來緩和特性阻抗的不連續性。
利用這樣的測試系統，進行高速I/O的自動測試，但是高速I/O中要進行因時鐘再現等的測試而連續的比特列的測試的時候很多，這時，對每一對輸出單元-輸入單元進行測試。
在該測試中，首先，將設置在LSI芯片11內部的偽隨機模式發生電路19生成的模式系列通過與輸出單元13連接的掃描寄存器依次傳送到特定的輸出單元，因此，為進行測試的特定的輸出單元準備的多路轉換器22進行切換使掃描寄存器側的數據通過。
因此，該特定的輸出單元將掃描寄存器傳送過來的模式系列依次傳送到負載板40上的構成環路反饋通道50的傳送線路中。
另一方面，接收通過構成現在測試中的特定的輸出單元和負載板40上的環路反饋通道50的傳送線路連接的特定的輸入單元15中傳送過來的發送數據，該接收的數據是由輸入單元連接的掃描寄存器依次傳送到輸出模式壓縮電路20中。
這時，為輸入單元15準備的多路轉換器32切換到觸發電路3 1側，使得只有現在測試中的特定的輸入單元與掃描寄存器連接，而其他則將接收數據依次傳送到輸出模式壓縮電路20中。
這樣一種模式系列傳送接收結束以后，由輸出模式壓縮電路20壓縮的數據被設置在外部的LSI測試器42讀取，用測試對象的輸入輸出單元對判斷是否正常地進行模式系列的傳送。
之后，只進行輸入輸出單元對的個數次的上述測試循環。
通過使用這樣的本發明的測試系統，有以下的優點。
1.可以進行用以往的LSI測試器很難實現的具有超過GHz的高速I/O的LSI的自行測試。
2.因為負載板上不需要設置測定電路或解析電路，所以可以緩和BOST的缺點即負載板上的安裝空間。
3.因使用LSI的I/O本身的自行測試，所以不需要對每個I/O規格修改測試系統的設計。
以上說明了本發明的實施方式，而本發明沒有限定于實施方式中記載的構成條件，可以進行各種變更。
例如，在上述實施方式中，在負載板內用共面結構構成形成環路反饋通道的傳送線路，但也可以利用嵌入式電鍍技術構成同軸結構。
而且，在上述實施方式中，環路反饋通道作為單一的線路長度的環路反饋通道，但也可以根據設置開關電路來切換傳送通道，把環路反饋通道設定為任意一種線路長度。
還有，在上述實施方式中，用偽隨機模式發生電路構成測試模式發生裝置，但也可以不只是限定于狹義的偽隨機模式發生電路，而是產生可以進行高速I/O特性試驗的測試模式。
另外，在上述實施方式中，用輸出模式壓縮電路構成檢查裝置，但也可以不只是限定于狹義的輸出模式壓縮電路，而是對應于測試模式方式的檢查裝置。
(產業上的利用可能性)如上所述，有關本發明的具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法及試驗裝置適用于具有測試裝置BIST的半導體集成電路裝置的I/O的試驗，尤其是適用于超過1GHz的高速I/O試驗。
權利要求書(按照條約第19條的修改)1、(修正后)一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法，其特征在于，在設置了用傳送線路將具有高速輸入輸出裝置的半導體集成電路裝置的外部輸出端子和外部輸入端子連接的環路反饋通道的負載板上安裝所述半導體集成電路裝置，利用設置在所述半導體集成電路裝置內部的測試裝置和所述環路反饋通道在所述半導體集成電路裝置內部中試驗所述高速輸入輸出裝置的動作，該測試裝置由測試模式發生裝置、將所述測試模式發生裝置發生的測試模式傳送給所述高速輸入輸出裝置的邊界掃描寄存器、和通過所述外部輸入端子取入經過了所述環路反饋通道的輸出的檢查裝置構成。
2、(刪除)3、根據權利要求1所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法，其特征在于，所述測試模式發生裝置是偽隨機模式發生電路，而且，所述檢查裝置是輸出模式壓縮電路。
4、(修正后)一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，包括設置了用傳送線路將半導體集成電路裝置的外部輸出端子和內部輸出端子連接的環路反饋通道的負載板，該半導體集成電路裝置具有高速輸入輸出裝置，同時具有由測試模式發生裝置、將所述測試模式發生裝置發生的測試模式傳送給所述高速輸入輸出裝置的邊界掃描寄存器、和通過所述外部輸入端子取入經過了所述環路通道的輸出的檢查裝置構成的內部測試裝置。
5、根據權利要求4所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，所述環路反饋通道至少由設置在所述負載板內的多層布線和將層位不同的布線層之間連接的過孔構成。
6、根據權利要求5所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，所述各布線層由共面結構的傳送線路構成。
7、根據權利要求5所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，用多角形模式構成所述各布線層的彎曲處。
8、根據權利要求4所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，構成所述高速輸入輸出裝置，同時通過所述環路反饋通道結合的輸出裝置和輸入裝置對中的環路反饋通道長度相互相等。
權利要求
1.一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法，其特征在于，在設置了用傳送線路將具有高速輸入輸出裝置的半導體集成電路裝置的外部輸出端子和外部輸入端子連接的環路反饋通道的負載板上安裝所述半導體集成電路裝置，利用設置在所述半導體集成電路裝置的內部的測試裝置和所述環路反饋通道，在所述半導體集成電路裝置內部中試驗所述高速輸入輸出裝置的工作。
2.根據權利要求1所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法，其特征在于，設置在所述半導體集成電路裝置內部的測試裝置是由測試模式發生裝置、將所述測試模式發生裝置發生的測試模式傳送給所述高速輸入輸出裝置的邊界掃描寄存器、和通過所述外部輸入端子取入經過了所述環路反饋通道的輸出的檢查裝置構成。
3.根據權利要求1所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法，其特征在于，所述測試模式發生裝置是偽隨機模式發生電路，而且，所述檢查裝置是輸出模式壓縮電路。
4.一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，具有設置用傳送線路將具有高速輸入輸出裝置的半導體集成電路裝置的外部輸出端子和內部輸出端子連接的環路反饋通道的負載板。
5.根據權利要求4所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，所述環路反饋通道至少由設置在所述負載板內的多層布線和將層位不同的布線層連接的過孔構成。
6.根據權利要求5所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，所述各布線層由共面結構的傳送線路構成。
7.根據權利要求5所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，用多角形模式構成所述各布線層的彎曲處。
8.根據權利要求4所述的具有高速輸入輸出裝置的半導體集成電路裝置的試驗裝置，其特征在于，構成所述高速輸入輸出裝置，同時通過所述環路反饋通道結合的輸出裝置和輸入裝置對中的環路反饋通道長度相互相等。
全文摘要
提供一種具有高速輸入輸出裝置的半導體集成電路裝置的試驗方法及試驗裝置，用簡單的板的構成，不需要對應每個I/O規格變更測試系統而迅速地進行超過1GHz的高速I/O的測試。在設置了用傳送線路將具有高速輸入輸出裝置(2)的半導體集成電路裝置(1)的外部輸出端子和外部輸入端子連接的環路反饋通道(4)的負載板(3)上安裝半導體集成電路裝置(1)，利用設置在半導體集成電路裝置(1)的內部的測試裝置(5)和環路反饋通道(4)，在半導體集成電路裝置(1)內部中試驗高速輸入輸出裝置(2)的工作。
文檔編號G01R31/28GK1599869SQ0282426
公開日2005年3月23日 申請日期2002年12月3日 優先權日2001年12月4日
發明者佐佐木守 申請人:獨立行政法人科學技術振興機構