專利名稱：產品產量預測的系統和方法
背景技術：
本發明屬于集成電路制造領域，更具體地屬于提高制造產量的系統和方法。
集成電路的制造是一個極端復雜的過程，它可能涉及成百個個別操作。該過程基本上包括精確地將預定數量的摻雜材料擴散入硅晶片上的精確預定區域以便產生有源設備例如晶體管。這個過程通常是通過在晶片上形成一層氧化硅，然后利用一個光掩模和光刻膠來形成一個在其中通過一個氧化硅掩模進行擴散的區域圖形而完成的。接著通過該氧化硅層進行蝕刻以便形成具有精確尺寸和位置的通過其進行擴散的開口圖形。在完成預定數量的這類擴散操作以便在晶片上產生所需數量的晶體管之后，它們按照互連線的要求被互連。這些互連線或被稱為的互連通常是通過使用一個光掩模、光刻膠和蝕刻過程將導電材料淀積于所需互連圖形上而形成的。通常一個完成的集成電路可能在一塊0.1英寸乘0.1英寸的硅芯片上包含上百萬個晶體管和亞微米尺寸的互連。
考慮到當今集成電路所要求的設備和互連密度，制造過程必須在極端精確和最少廢品的方式下完成。對于可靠的操作而言，電路的電氣特性必須被保持于小心控制的限度內，它隱含著對無數操作和制造過程的高度控制。例如，在光刻和光掩模操作中，在光掩模上的圖形中出現的雜質例如灰塵、微小劃痕和其他缺陷將會在半導體晶片上產生缺陷圖形，其結果是造成缺陷集成電路。此外，在電路本身的擴散操作期間缺陷可能被引入電路中。能夠使用高放大倍數下的目視檢查和電氣測試兩者來識別缺陷電路。一旦識別出缺陷集成電路，希望采取步驟來減少制造過程中產生的缺陷集成電路的數量，因而增加能滿足技術要求的集成電路產量。
在過去，許多促使集成電路產量低的缺陷是由顆粒污染或其他隨機來源所造成的。現代集成電路制造過程中出現的愈來愈多的缺陷不是來源于顆粒或隨機污染，而是來自非常系統的來源，特別在過程開發或產量提升的早期階段更如此。這些系統缺陷來源包括使用活躍的金屬板印刷工具中的可印刷性問題，來自形成的不好的硅化物的多桁條，由密度驅動和光學靠近效應造成的門長度變化。
在減少制造過程中產生的缺陷集成電路的數量因而增加產量的嘗試中，人們面臨的事實是任何一個或多個可能的上百個處理步驟可能已經造成一個具體的缺陷電路。由于存在這么多的變量，因此要確定一個具體電路中的缺陷的真正原因是極端困難的，因而識別和校正產量下降過程的操作是特別困難的。對完成的集成電路的詳細觀察可能提供某些跡象來顯示哪個操作過程已經造成缺陷電路。然而，觀察設備并不能獲取許多系統缺陷源和/或一些工具可能難于調整、優化或有效地和可靠地使用。此外，觀察設備尤其是新技術經常被許多假警報或無關缺陷所困擾，人們知道它們會破壞任何可靠地觀察真正缺陷或缺陷源的嘗試。
通常發現，在完成制造周期之后，一旦在最后測試中識別一個具體問題，則能夠確認在執行該具體操作過程期間的確存在問題，問題出現的時間可能是在數周或甚至數月之前。因此該問題可能在事后很好地糾正。此時不同操作過程可能造成各問題。因此對缺陷集成電路的事后分析和對造成執行缺陷產品的操作過程的識別在作為一種用于改進集成電路的總產量的手段方面具有很大的局限性。
若干用于預測產量而不是進行不滿意的事后分析的嘗試已經在不同程度上取得成功。因此需要一種改進的系統和方法，用于預測集成電路產品產量。
發明概要一種用于預測集成電路產量的系統和方法包括至少一種類型的特征化載體，它包括用于表示包括于集成電路最后產品中的至少一種類型特征的至少一個特征。該特征化載體經受至少一個組成將要用于制造集成電路產品制造周期的操作過程以便產生一個產量模型。該產量模型包含一個由該特征化載體所定義的布局，并且優選地包括有助于采集電氣測試數據和以操作速度測試原型段的各特征。一個提取引擎從一個建議的產品布局中提取預定布局屬性。該提取引擎在產量模型上操作而產生作為布局屬性的函數的產量預測，并且被分解為制造過程中的各層或各步驟。這些產量預測然后被用于確定制造過程中哪些區域最需要改進。
附圖的簡要描述
圖1是一個用于闡述本發明系統的優選實施例所完成的各步驟的框圖。
圖2是一個用于闡述本發明系統為實現一個反饋回路而完成的各附加步驟的框圖。
圖3是用于闡述包括一個單金屬印刷板層的短流程掩模的圖像。
圖4闡述一個示例性金屬短流程芯片上的襯墊幀。
圖5闡述圖4中闡述的每個襯墊幀內的各襯墊。
圖6闡述兩種類型的襯墊幀結構，它們包含van der Pauw結構。
圖7闡述包含van der Pauw結構的襯墊幀在示例性芯片上的位置。
圖8闡述一個示例性van der Pauw結構。
圖9闡述示例性金屬短流程芯片上疊套缺陷尺寸分布結構的示例性位置。
圖10闡述一個示例性疊套缺陷尺寸分布結構。
圖11闡述一個示例性Kelvin臨界尺寸結構。
圖12闡述一個示例性金屬短流程芯片上的Kelvin結構的示例性位置。
圖13闡述一個示例性金屬短流程芯片上的蛇和梳的示例性位置。
圖14闡述一個示例性金屬短流程芯片中所用示例性蛇和梳結構。
圖15闡述一個示例性金屬短流程芯片中所用邊界結構的不同例子。
圖16闡述一個示例性金屬短流程芯片上邊界結構的示例性位置。
圖17闡述一個示例性金屬短流程芯片上掃描電子顯微鏡結構的示例性位置。
圖18闡述用于解釋可短路面積的一個示例性測試結構。
圖19闡述用于檢查線端頭處T形端頭產量的示例性測試圖形。
圖20闡述用于提取缺陷尺寸分布的示例性疊套結構。
圖21闡述用于確定缺陷隨著尺寸減弱的速率的一條曲線。
圖22(a)、22(b)和22(c)分別闡述一個樣本產品布局的金屬-1層的線寬、間距和圖形密度分布。
詳細說明現在參照圖1，其中顯示一個用于闡述一個一般由10標示的系統所完成的步驟的框圖，該系統根據本發明預測集成電路產量。系統10利用至少一種類型的特征化載體12。該特征化載體12優選地具有軟件形式，它包含為制造一個集成電路結構所需信息，它包括用于表示將要被包括于最后產品中的至少一種特征類型的具體特征。例如，特征化載體12可能定義一個單個金屬印刷板層的短流程測試載體，該金屬印刷板層用于檢測所考慮的過程流的金屬互連模塊的質量和可制造性。這些結構必須足夠大和與制造過程中移動的實際產品或產品類型足夠類似，以便可靠地撲捉或記錄可能影響制造期間的產品的不同毛病。以下將描述短流程和埋嵌于它們之中的結構的更具體的例子和描述。
短流程被定義為只包含集成電路制造周期內整個過程步驟中的一個特定子集。例如，當整個制造周期可能包含多至450個或更多過程步驟時，一個特征化載體例如一個被設計為調查單個互連層的可制造性的特征化載體只需包括少量例如10至25個過程步驟，因為有源設備和多互連層并不被要求獲得一個產量模型或允許正確地診斷那些困擾與過程流中單個互連層相關聯的步驟的毛病。
特征化載體12定義那些與所建議產品布局的一個或多個屬性相匹配的特征。例如，特征化載體12可能定義一個短流程測試載體，它具有的一個部分布局，包括用于表示所建議產品布局的各特征(例如線尺寸、間距和周期性；線彎曲度和布線等的例子)以便確定可能困擾這些具體設計類型的和促使產量降低的毛病。
特征化載體12可能也定義一個或多個有源區域和所建議設計的鄰域特征以便發現布局鄰域對設備性能和過程參數的影響；作為布局屬性的函數的模型設備參數；和確定哪些設備與產品性能最為相關。此外，通過構作和分析足夠多的短流程載體從而經歷整個過程的所有模塊化部件的所有可能的或主要子集的范圍，即能發現、作出模型和/或診斷出對許多(如果不是全部)困擾所制造具體產品的產量問題的充分評價。
除提供信息以供評估和診斷可能從制造中的產品中看出的產量問題外，特征化載體被設計為產生產量模型16，它能夠用于正確地預測產量。這些產量模型16能夠用于以下目的包括但不限于產量計劃、在整個過程中將產量改進活動排定優先級、和修改產品本身的原有設計以使它更便于制造。
本發明中所設想的特征化載體12中的大多數測試結構是為電氣測試所設計的。為此目的，由每個特征化載體評估的對模塊中故障和缺陷進行檢測的可靠性是非常高的。觀察設備無法提供或允諾如此高的可靠程度。此外，數據采集的速度和體積是分別非常快和大的，因為電氣測試是快和廉價的。以此方式，能夠實現統計學上有效的診斷和/或產量模型。
特征化載體12優選地采取一個帶或盤上的GDS2布局的形式，然后它被用于產生一個標線組。該標線組在制造周期14的所選部分期間用于產生產量模型16。因此該產量模型16優選地從晶片的至少一部分中測量的數據中構作而成，而該晶片已經經受過由特征化載體12所定義的標線組所選擇使用的的制造過程步驟。
產量模型16不但埋嵌由特征化載體所定義的布局，它還包括由制造操作過程本身所引入的人工制品。產量模型16可能還包括原型體系結構和布局圖形以及便于以操作速度采集電氣測試數據和測試原型段，這些特征能夠加強產量預測的正確度和可靠性。
提取引擎18是一個工具，用于從所建議產品布局20中提取布局屬性和將此信息植入產量模型16內以便獲得一個產品產量預測22。這類布局屬性可能包括例如通道冗余、臨界面積、凈長度分布和線寬/間距分布。然后，在給定來自所建議產品布局20的布局屬性和來自根據來自特征化載體12的信息而制造的產量模型16的數據的情況下，能夠預測產品產量22。使用本發明的系統和方法，該獲得的可預測產品產量能夠與每個定義的屬性、功能塊或層、或整個產品布局的最后產量預測相關聯。
現在參照圖2，其中顯示一個根據本發明的用于預測集成電路產量10的系統的框圖，該系統附加地包括一個一般由24標示的反饋回路，用于依靠提取引擎28從產品布局20中提取設計屬性26。根據本發明的這個特征，使用產品布局20的屬性來開發特征化載體12。在此情況下，產品布局的屬性被提取，確保屬性的范圍在特征化載體12中被跨越。例如，產品布局被分析以便確定間距分布、寬度分布、密度分布、島狀圖形數量，因而實際上開發制造過程的設計規則的整個集合的一個子集，該子集能夠被應用于所考慮的具體產品布局。就圖形而言，產品布局分析將確定最普通圖形，次普通圖形等。這些將由提取引擎28所提取并產生設計屬性26，它們包括所有這些圖形，以供被包括入特征化載體12內。就密度而言，如果產品布局的分析發現第一金屬的密度為自10％至50％，則特征化載體將包括第一金屬的自10％至50％的整個范圍。
特征化載體的一個類型是金屬短流程特征化載體。金屬短流程特征化載體的目的是將單個互連層的可印刷性和可制造性加以量化。通常一個金屬短流程在過程中很早操作，因為對于高產品產量而言金屬產量是重要的，通常很難獲得，并且只包含少數獨立的過程步驟。使用金屬短流程掩模進行短流程實驗，這能夠有助于快速而連續地進行實驗和分析，以便消除任何系統化缺陷產量或隨機缺陷產量或使它們最小，這些缺陷產量被檢測而不必等待整個流程的完成。
參照圖3，其中顯示一個通常的和闡述性的一般由30標示的金屬短流程掩模的圖象，它包含單個金屬印刷板層。該掩模30用于定義芯片上的單個金屬層，以及圖3中闡述的示例性芯片32與分檔器一般大，能夠容納例如此例中大約22mm×22mm的尺寸。它被分為4個象限，如圖4中所示42、44、46和48，其中每個包含以下6個基本結構中的一個或多個(i)Kelvin金屬臨界尺寸結構；(ii)蛇和梳結構；(iii)疊套缺陷尺寸分布結構；(iv)Van der Pauw結構；(v)OPC評估結構；和(vi)古典掃描電子顯微鏡(SEM)結構。
大約50％的芯片面積用于疊套結構，用于提取缺陷尺寸分布，而40％的芯片面積用于檢測系統產量損失機制和測量參數化變動。圖3也闡述芯片上襯墊幀34的位置。在此處描述的實施例中，在芯片上有131個襯墊幀，其中每個襯墊幀34包括32個襯墊，如圖5中所示。每個襯墊幀34中的襯墊提供電氣連接點，按照以下將要描述的測試程序所要求的，這些電氣連接點被外部測試設備接觸。
此芯片中使用的van der Pauw測試結構82(見圖8)是4端方形結構，它們利用結構的對稱性來直接確定面電阻。正確地確定面電阻是測量線寬變動的一個要求。該van der Pauw結構82被安排為兩個不同幀類型混合型62(見圖6A)和VDP 1型64(見圖6B)。圖7闡述包含此處闡述的示例性金屬短流程芯片中的van der Pauw結構的襯墊幀72的位置。在此示例性芯片中，van der Pauw結構占據小于芯片面積的1％。在van der Pauw結構中，線寬(LW)和LW抽頭(見圖8)是變化的參數。表I顯示此處闡述的示例性金屬短流程芯片中的van der Pauw結構中的變動。
表I
疊套缺陷尺寸分布結構是被疊套的連續線陣列，這些疊套連續線陣列被設計為用于開路和短路檢測和用于提取缺陷尺寸分布。線寬和間距是被改變以方便于提取缺陷尺寸分布的參數。在此處描述的實施例中，這些結構在圖9中所示位置92和94處占據芯片面積的50％，并且在總共10個單元96中具有14個變動。這些結構能夠占據的面積必須足夠大以便正確地檢測出每個晶片中小于0.25缺陷/cm2。變動的數量通常包括設計規則(DR)、稍低于DR、稍高于DR和實際上高于DR。因此，如果DR是間距1.0μm，則曲線可能是如表II中所示的0.9、1.1、1.3和2.5。
表II
每個單元被劃分為6個子單元，以便將線電阻減少至合理水平(小于250kΩ)，同時使每個單元的多缺陷機會最小。在此實施例中，每個單元有16個蛇。一個一般以1002標示的示例性疊套缺陷尺寸分布結構本身被闡述于圖10中。該疊套缺陷尺寸分布結構被設計為使線寬(LW)等于間距(S)，以便簡化隨后的數據分析。
開爾文(Kelvin)金屬臨界尺寸(CD)結構由每一端處與終端連接的連續直線所組成。這些結構允許進行精確線電阻測量，該測量與根據vander Pauw結構所確定的面電阻一起用于確定Kelvin線寬。這些結構被主要設計為用于確定電氣臨界尺寸中的變動。一個一般以110標示的示例性Kelvin臨界尺寸結構被闡述于圖11中。為研究光學逼近效應對電氣臨界尺寸可變動性的影響，將本地鄰域結構改變。為本地鄰域而改變的參數是線的數量112、線寬114和間距116。圍繞Kelvin結構的全局環境118也是變動的，主要用于研究對電氣臨界尺寸的蝕刻相關效應(見圖11)。為全局鄰域而變動的參數是密度和面積。全局鄰域結構也能用于其他電氣測量的需要。例如，這些結構的產量能夠被測量以便不但獲得作為環境函數的金屬臨界尺寸，而且獲得作為環境函數的產量。圖12闡述此處描述的金屬短流程芯片中的Kelvin結構122的位置。這些位置被選擇以便覆蓋有用面積。表III至IX描述此處描述的金屬短流程芯片中使用的Kelvin結構中的變動。這些值被選擇以便覆蓋在圖22(a)至22(b)中所識別的間距。例如，圖形密度圍繞45％為中心以及線寬和間距的范圍為1.0至3.3μm，因為這是大多數示例性產品布局的中心所在。
表III
表IV
表V
表VI
表VII
表VIII
表IX
這些蛇、梳、蛇和梳結構被設計為主要用于檢測很多不同圖形中的短路和開路。蛇主要用于檢測開路而也能用于監測電阻變動。梳用于監測短路。短路和開路是基本的產量損失機制，及這兩者必須被減至最小以便獲得高產品產量。圖13顯示此處描述的金屬短流程芯片中的蛇和梳1302的位置。象限一1304還包含疊套于Kelvin結構中的蛇1402和梳1404，如圖14中所示。參照圖14，線寬(LW)和間距(S)是在這些結構上變化以便研究它們對短路和開路的影響的參數。表X至XIII描述此處描述的金屬短流程芯片中使用的蛇和梳結構的變動。再次，這些參數被選擇以使線寬、間距和密度中所覆蓋的間距類似于圖22(a)至22(c)中所示產品布局例子。
表X
表XI
表XII
表XIII
邊界和邊緣結構被設計為研究光學逼近校正(OPC)結構對短路的影響。這些光學逼近校正通常被加入以便改進通道產量。然而，必須使用和不使用這些邊界來檢查金屬短流程產量以便保證對短路產量沒有不良影響。邊界1502被放置于梳線一端和梳結構內部這兩處，一般以1504標示，如圖15中所示。圖16顯示此處描述的金屬短流程芯片中的一般以1602標示的邊界結構的位置。
掃描電子顯微鏡(SEM)結構被用于自頂向下地或通過截面SEM對線寬進行非電氣測量。對于此處描述的金屬短流程芯片中的SEM條而言，線寬與根據傳統SEM技術的間距相同。圖17闡述此處描述的金屬短流程芯片中的SEM結構1702的位置。這些結構被放置于所闡述實施例的每個象限1704、1706、1708和1710的底部，因為在該處有空間。
在圖3至17及其所附說明中，已經描述一個用于改進金屬產量的示例性特征化載體。其他用于通道、設備、硅化物、聚合物等的特征化載體通常被設計和利用。然而設計它們所用過程和技術是相同的。為闡述目的，將在提取引擎和產量模型上執行該示例性金屬特征化載體。
提取引擎18具有兩個主要目的(1)它用于確定級別范圍(例如線寬、間距、密度)以便在設計特征化載體時使用。(2)它用于提取一個產品布局的屬性，它然后被用于產量模型中以便預測產量。上面已經結合示例性特征化載體中如何選擇蛇、梳和Kelvin結構的線寬、間距和密度來描述(1)。以下大部分討論將集中于(2)。
由于幾乎無數個屬性能夠被從產品布局中提取出，因此不可能為每個產品列舉所有屬性。因此，需要一個過程來指導應該提取哪些屬性。通常該特征化載體驅動要提取的那些屬性。該過程包含1.列出特征化載體中的所有結構。
2.將每個結構劃分為組或族，以使族中所有結構對一個特定屬性形成一個實驗。例如，在以上所述金屬特征化載體中，族分類的表可能如下族 發現的屬性。
疊套結構 在少數線寬和間距上的基本缺陷。
蛇和梳 在線寬和間距的廣闊范圍上的產量包括小間距附近的非常大線寬及小線寬附近的非常大間距。
Kelvin-CD 在密度、線寬和間距方面的CD變動。
+van der Pauws邊界結構 不同OPC方案對產量的影響。
3.為每個族確定必須從產品布局中提取哪些屬性。要提取的正確屬性是根據被發現的屬性而被驅動的。例如，如果一個具體族發現不同空間范圍上的產量，則必須提取每個空間的空間直方圖或可短路面積。對于以上例子，屬性的所需列表可能是族 發現的屬性 要從產品布局中提取的屬性(A)疊套結構在少數線寬和間 臨界面積曲線。
距上的基本缺陷(B)蛇和梳 在廣闊范圍的線 特征化載體中發現的寬和間距上的產 每個線寬和間距的可量包括… 短路面積和/或實例計數。
(C)Kelvin-CD 在密度、線寬和 圖形密度、線寬和間距和van der 間距上的CD變 的直方圖(類似于圖22Pauw 動 中所示例子)。
(D)邊界結構不同OPC方案對對于每個被選用于產產量的影響 品布局的OPC方案的可短路面積或實例計數。
4.如前所述，使用從合適的產量模型中提取的屬性。
對于其他特征化載體，這些族和所需屬性將顯然不同。然而，過程和實施方式類似于以上所述例子。
如上所述，產量模型16優選地從測量的數據中進行構作，這些測量的數據是從經受過使用由特征化載體12所定義標線組的制造過程步驟的晶片的至少一部分中測量所得。在優選實施例中，該產量被構作為隨機部分和系統部分的乘積的模型Y=(Πi=1nYsi)(Πj=1mYrj)]]>用于定義Ysi和Yrj的方法和技術如下。
系統產量模型由于存在許多類型的系統產量損失機制，及它們隨著工廠不同而不同，要列舉每個可能的系統產量模型是不現實的。然而以下描述兩個非常普通的技術，同時給出特別是在特征化載體上下文內使用它們的例子和此處描述的方法學。
基于面積模型基于面積模型能夠書寫如下Ysi=[Yo(q)Yr(q)]A(q)/Ao(q)]]>其中q是特征化載體中的一個設計因子，例如線寬、間距、長度、線寬/間距比、密度等。Yo(q)是具有來自特征化載體的設計因子q的結構的產量。Ao(q)是此結構的可短路面積及A(q)是產品布局上的所有實例類型q的可短路面積。Yr(q)是在假設隨機缺陷是唯一的產量損失機制的情況下此結構的預測產量。用于計算此量的過程在下面結合隨機產量模型進行描述。
可短路面積的定義最好地闡述于圖18中所示例子中。這個類型的測試結構能夠用于判斷該工廠是否能夠生產具有間距s的彎曲寬線。在此示例性測試結構中，通過將一個電壓施加于端頭(1)和(2)之間同時測量自端頭(1)流向(2)的電流而測量一個短路。如果此電流大于一個規定閾值(通常為1-100na)，則檢測出一個短路。可短路面積被定義為一個面積，其中如果出現跨接，則將能測量一個短路。在圖18的例子中，該可短路面積大約為x*s。A(q)項是產品布局中圖18中所示正確的或幾乎正確的圖形(即一條具有間距s和彎曲45度的粗線)的所有實例的可短路面積。Yr(q)項是使用以下將要描述的臨界面積方法來預測此特定結構的隨機產量極限而被提取的。
重要的是意識到此模型的有效性只是與被放置于特征化載體上的結構數量和結構尺寸同樣良好。例如，如果圖18中所示的有角度彎曲測試結構從未被放置于特征化載體上或被放置得不夠經常以致無法獲得有意義的產量數量，則將沒有希望將產品布局上的寬線彎曲的產量損失進行模型化。由于難于正確地定義多少個多大的測試結構應該被放置于特征化載體上，實際實驗已經顯示出特征化載體上的每個測試結構的總可短路面積應該理論上為使A(q)/Ao(q)＜10。
以上討論集中于短路上，因為它們通常比開路產量損失機制更為重要。然而，只要可短路面積能夠被造成開路面積所替代，則開路產量損失機制能夠同樣良好地使用此產量模型進行模型化。
基于實例產量模型基于實例產量模型的一般形式為Ysi=[Yo(q)Yr(q)]Ni(q)/No(q)]]>
其中Yo(q)和Yr(q)如同基于面積產量模型中一樣是完全相同的。Ni(q)是特征化載體上的單元圖形或與測試圖形非常類似的單元圖形出現于產品布局中的次數。No(q)是單元圖形出現于特征化載體中的次數。
例如，圖19顯示一個簡單的測試圖形，用于檢查間距s附近的各線端頭處的T型端頭的產量。此測試圖形通過將一個電壓施加于端頭(1)和(2)上同時測量該短路電流而進行測量。如果在特征化載體上某處該圖形被重復25次，則No(q)將為25×5＝125，因為每個測試結構具有5個單元。
如果這個間距s附近的單元的出現次數是從產品布局中提取的，則能夠預測這種類型的結構的系統產量。例如，如果有5個結構，而每個結構中有500個單元，則No(q)＝2500。如果某些產品的Ni(q)是10,000，并且測量到特征化載體上的測試結構的產量為98.20％。使用以下所述技術，能夠將Yr(q)估計為99.67％。在等式中使用這些數Ysi=[0.98200.9967]10000/2500=92.84%]]>隨機產量模型隨機分量能夠被寫為Yr=e-∫xo∞CA(x)×DSD(x)dx]]>其中CA(x)是缺陷尺寸x的臨界面積及DSD(x)是缺陷尺寸分布，它也被描述于“VSLI電路的CAD的金屬印刷板相關產量損失的模型化”，W.Maly，IEEE Trans.on CAD，July 1985，pp 161-177，它在此處全部引為參考。Xo是能夠被可信地觀察或測量的最小缺陷尺寸。這通常是在最小間距設計規則時設置的。該臨界面積是一塊面積，其中如果存在一個尺寸為x的缺陷則將出現短路。對于非常小的x而言，臨界面積接近于0，而非常大的缺陷尺寸將具有一個接近于整塊芯片面積的臨界面積。臨界面積和提取技術的附加描述能夠在以下文章中找到P.K.Nag和W.Maly，“VLSI電路的產量評估”，Techcon90，Oct.16-18，1990.SanJose；P.K.Nag和W.Malv，“非常大IC中的短路臨界面積的階層性提取”，Proceedings of The IEEE International Workshop on Detect andFault Tolerance in VLSI Systems，IEEE Computer Society Press 1995，pp.10-18；I.Bubel，W.Malv，T.Waas，P.K.Nag，H.Hartmann，D.Schmitt-landsiedel和S.Griep，“AFFCCA對圓形缺陷和金屬印刷板變形布局的臨界面積分析的工具”，Proceedings of The IEEEInternational Workshop on Detect and Fault Tolerance in VLSI Systems，IEEE Computer Society Press 1995，pp.19-27；C.Ouyang和W.Maly，“大VISI IC中的臨界面積的有效提取”，Proc.IEEE IntenationalSymposium on Semiconductor Manufacturing，1996，pp.301-304；C.Ouyang，W.Pleskacz和W.Walv，“大VLSI電路中開路的臨界面積的提取”，Proc.IEEE International Workshop on Detect and FaultTolerance of VLSI Systems，1996，pp.21-29，所有以上文章都全部引為參考。
該缺陷尺寸分布表示尺寸為x的缺陷的缺陷密度。有許多缺陷尺寸分布的建議模型(例如見“產量模型-比較性研究”，W.Malv，Defect andFault Tolerance in VLSI Systems，由C.Stapper等編輯，Plenum Press，New York，1990，及“集成電路缺陷敏感性的模型化”，C.H.Stapper，IBM J.Res.Develop.，Vol.27，No.6，November，1983，這兩者都在此處全部引為參考)，但為闡述目的，最普通的分布DSD(x)=Do×kxp]]>將被使用，其中Do表示大于觀察的xo的缺陷/cm2的總數。P是一個無單位值，它表示缺陷隨著尺寸的變化而衰減的速率。通常p位于2和4之間。K是一個規范化因子，以使∫xo∞kxpdx=1]]>以下兩段描述用于從特征化載體中提取缺陷尺寸分布的技術。
疊套結構技術疊套結構被設計為用于提取缺陷尺寸分布。它由線寬為w和間距為s的N條線組成，如圖20中所示。通過測量線1和2、2和3、3和4、…、及N-1和N之間的短路電流來測試此結構。任何大于給定特定限值的電流被認為是短路。此外，能夠通過測量各線1、2、3、…、N-1和N的電阻來測試開路。任何大于給定特定限值的電阻被認為是開路線。通過檢查多少條線被短路在一起，能夠確定缺陷尺寸分布。
如果只有兩條線被短路，則缺陷尺寸必定大于s及不大于3w+2s。任何小于s的缺陷根本不會造成短路，而大于3w+2s的缺陷則肯定會造成至少3條線的短路。對于被短路線的每個數量，能夠建立一個尺寸范圍
應該注意到，這些范圍是重疊的；因此無法直接計算缺陷尺寸分布。此局限性只對p提取有限制。因此，為評估p，從所有偶數線的分布中計算一個p估計，然后從所有奇數線的分布中計算一個p估計。最后這兩個值被求平均以便估計p。為提取p，畫出ln(x條短路線的故障數量)與log([x-1]s+[x-2]w)的曲線。能夠看出，此線的斜率為-p。該Do項是通過將每一組線的故障數量計數并且除以結構面積而提取的。然而，對于非常大的Do，此估計值將會太樂觀。有關從類似于測試結構的結構中提取缺陷尺寸分布的附加信息能夠在以下文章中找到，例如“使用測試結構數據提取IC層中的缺陷尺寸分布”，J.Khare，W.Naly和M.E.Thomas，IEEE Transactions on Semiconductor Manufacturing，pp.354-368，Vol.7，No.3，August，1994，它在此處被全部引為參考。
作為例子，考慮以下從一片具有100個小片的晶片中取出的數據
如果結構尺寸是1cm2，則Do將為98+11+4+2+1＝133/(100*1)＝1.33缺陷/cm2。此外，log(故障數量)與log([x-1]s+[x-2]w)的曲線(見圖21)顯示出p＝2.05。
梳結構技術假設一個梳的寬度＝間距＝s，則此結構的產量能夠書寫如下ln[|ln(Y)|]=ln[-∫xo∞DSD(x)×CA(x)dx]∝(1-p)×ln(s)]]>
因此能夠從ln[|ln(Y)|]與ln(s)的曲線斜率來估計p。Do提取技術與以上所述技術相同。
產量影響和評價一旦已經使用足夠數量的特征化載體，并且為每個特征化載體作出產量估計，這些結果被放置于一張數據表內以便對產量活動賦予優先級。表XIV至XVI是包含于這類數據表中的信息的例子。它已經被劃分為金屬產量、聚合物和有源面積(AA)產量(表XIV)、觸點和通道產量(表XV)和設備產量(表XVI)各段。左面各列標示系統產量損失機制，而右面各列標示隨機產量損失機制。系統故障機制的正確類型隨著產品不同而不同，隨著技術不同而不同，在表XIV至XVI中顯示各例子。
通常各目標被歸屬于數據表中列舉的每個模塊。一個模塊離目標愈遠，則為解決問題需要更多重視和資源。例如，在表XIV至XVI中所示例子中，如果每個模塊的目標被人為地設置為95％，則很清楚(M2-＞M3)通道(75.12％)后隨以類似的通道(M1-＞M2)(81.92％)。M1短路(82.25％)，和觸點至聚合物(87.22％)都低于目標，以及其中通道(M2-＞M3)最需要工作量及觸點至聚合物需要最少的工作量。
在每個模塊內，還有可能查出最大產量損失位于何處。也即，它是否為一個使產量下降的特定系統機制，或者它是否只是一個隨機缺陷問題，或者它是否為兩個問題的某些組合？例如，如表XV中所示，通道(M2-＞M3)產量損失清楚地是由一個系統問題起主要作用，它影響M3級別上連至長金屬連線的通道(77.40％)。除隨機缺陷問題(92.49％)之外，來自(M1-＞M2)的通道也受到同樣問題的影響(91.52％)。要解決通道(M1-＞M2)產量問題必須都解決這兩個問題。
如表XIV中所示，除影響小間距附近的寬線(96.66％)的系統問題外，M1產量損失也由一個隨機缺陷問題起主要作用(85.23％)。為改進金屬1，必須都解決這兩個問題。對于數據表中的其他模塊也能作出類似結論。
對于最壞產量模塊，要求經常操作此模塊的其他特征化載體。通常在這些特征化載體上進行劃分以便試圖改進和使模塊產量中的改進生效。對于位于目標內的那些模塊，仍然要求日常性地檢測短流程特征化載體以便證實模塊產量中沒有下轉或其他移動。然而，這些特征化載體不必如其他具有已知問題的模塊的操作一樣經常。
表XIV
表XV
表XVI
權利要求
1.一種用于預測集成電路產量的系統，包括a)至少一種類型的特征化載體，它包括用于表示包括于一種集成電路最后產品中的至少一種類型的特征的至少一個特征。b)一個產量模型，它體現了一個由該特征化載體所定義的一種布局，所述產量模型經受至少一個組成將要用于制造集成電路產品的制造周期的處理操作；c)一個產品布局；及d)一個提取引擎，用于自該產品布局中提取預定的布局特性，這些布局特性與產量模型一起用于產生一個產量預測。
2.根據權利要求1的系統，其中該特征化載體布局包含產品布局中出現的每個特征變動的相同范圍。
3.根據權利要求2的系統，其中該特征化載體包括一個短流程測試載體。
4.根據權利要求3的系統，其中該特征化載體包括一個短流程測試載體，該測試載體具有一個包括用于表示建議產品布局的特征的部分布局。
5.根據權利要求4的系統，其中該特征化載體定義至少一個有源區域和至少一個用于表示建議產品布局的預選鄰域特征。
6.根據權利要求3的系統，其中該特征化載體包括一個金屬短流程測試載體。
7.根據權利要求6的系統，其中該金屬短流程測試載體包括至少一個基本結構。
8.根據權利要求7的系統，其中所述至少一個基本結構從包含以下各項的組內選出a)開爾文金屬臨界尺寸結構；b)蛇結構；c)梳結構；d)蛇和梳結構；e)疊套缺陷尺寸分布結構；f)van der Pauw結構；g)光學逼近校正結構；及h)掃描電子顯微鏡結構。
9.根據權利要求8的系統，其中該金屬短流程測試載體包括單層金屬層中的至少一個基本結構。
10.根據權利要求8的系統，其中該金屬短流程測試載體包括多層金屬層中的至少一個基本結構。
11.根據權利要求4的系統，其中這些用于表示建議產品布局的特征包括至少一個通道或觸點。
12.根據權利要求4的系統，其中這些用于表示建議產品布局的特征包括至少一個有源設備。
13.根據權利要求4的系統，其中這些用于表示建議產品布局的特征包括至少一個硅化物區域。
14.根據權利要求4的系統，其中這些用于表示建議產品布局的特征包括至少一個多硅化物或多晶硅區域。
15.根據權利要求1的系統，其中當設計一個特征化載體時，提取引擎也用于確定布局特征的級別范圍。
16.根據權利要求15的系統，其中布局特征的級別范圍包括線寬、間距和線密度。
17.一種用于預測集成電路產量的方法，包括a)提供信息用于制造至少一種類型的特征化載體，它包括用于表示包括于一種集成電路最后產品中的至少一種類型的特征的至少一個特征。b)制造一個特征化載體，它體現了一個產量模型和布局特征，這些布局特征表示采用了組成將要用于制造集成電路產品制造周期的處理操作中的至少一個處理操作的產品的布局特征；c)提供一個產品布局；d)從該產品布局中提取預定的布局特性；及e)與產量模型一起使用所提取的布局特性以產生一個產量預測。
18.根據權利要求17的方法，其中該特征化載體布局包含產品布局中出現的每個特征變動的相同范圍。
19.根據權利要求18的方法，其中該特征化載體包括一個短流程測試載體。
20.根據權利要求19的方法，其中該特征化載體包括一個短流程測試載體，該測試載體具有一個包括用于表示建議產品布局的特征的部分布局。
21.根據權利要求20的方法，其中該特征化載體定義至少一個有源區域和至少一個用于表示建議產品布局的預選鄰域特征。
22.根據權利要求19的方法，其中該特征化載體包括一個金屬短流程測試載體。
23.根據權利要求22的方法，其中該金屬短流程測試載體包括至少一個基本結構。
24.根據權利要求23的方法，其中所述至少一個基本結構從包含以下各項的組內選出a)開爾文金屬臨界尺寸結構；b)蛇結構；c)梳結構；d)蛇和梳結構；e)疊套缺陷尺寸分布結構；f)van der Pauw結構；g)光學逼近校正結構；及h)掃描電子顯微鏡結構。
25.根據權利要求24的方法，其中該金屬短流程測試載體包括單層金屬層中的至少一個基本結構。
26.根據權利要求24的方法，其中該金屬短流程測試載體包括多層金屬層中的至少一個基本結構。
27.根據權利要求20的方法，其中這些用于表示建議產品布局的特征包括至少一個通道或觸點。
28.根據權利要求20的方法，其中這些用于表示建議產品布局的特征包括至少一個有源設備。
29.根據權利要求20的方法，其中這些用于表示建議產品布局的特征包括至少一個硅化物區域。
30.根據權利要求20的方法，其中這些用于表示建議產品布局的特征包括至少一個多硅化物或多晶硅區域。
31.根據權利要求17的方法，其中當設計一個特征化載體時，提取引擎也用于確定使用的級別范圍。
32.根據權利要求31的方法，其中級別范圍包括線寬、間距和線密度。
33.根據權利要求17的方法，其中使用包括以下步驟的過程從產品布局中提取預定布局特征a)列舉特征化載體中所有結構；b)將每個結構劃分為族以使每個族內的所有結構形成一個特定屬性上的一個實驗；及c)為每個族確定為產品布局提取那些屬性。
34.根據權利要求33的方法，其中各族中包括一個族，它包括用于發現所選數量的線寬和間距上的基本缺陷的疊套結構。
35.根據權利要求33的方法，其中各族中包括一個族，它包括用于發現預定范圍的線寬和間距上的產量的蛇和梳結構。
36.根據權利要求35的方法，其中預定范圍的線寬和間距包括相對地小的間距附近的相對地大的線寬及相對地小的線寬附近的相對地大的線間間距。
37.根據權利要求33的方法，其中各族中包括一個族，它包括用于發現線密度、線寬和間距上的臨界尺寸變動的Kelvin臨界尺寸和van derPauw結構。
38.根據權利要求33的方法，其中各族中包括一個族，它包括用于發現不同光學逼近校正方案對產量的影響的邊界結構。
39.一種用于在給定特征化載體數據和所提取布局屬性的情況下將產量損失機制確定和排隊的系統。
全文摘要
一種用于預測集成電路產量的系統和方法包括至少一種類型的特征化載體，它包括用于表示包括于集成電路最后產品中的至少一種類型特征的至少一個特征。該特征化載體經受至少一個組成將要用于制造集成電路產品制造周期的操作過程以便產生一個產量模型。該產量模型包含一個由該特征化載體所定義的布局，并且優選地包括有助于采集電氣測試數據和以操作速度測試原型段的各特征。一個提取引擎從一個建議的產品布局中提取預定布局屬性。該提取引擎在產量模型上操作而產生作為布局屬性的函數的產量預測，并且被分解為制造過程中的各層或各步驟。這些產量預測然后被用于確定制造過程中哪些區域最需要改進。
文檔編號G01R31/26GK1535436SQ00817357
公開日2004年10月6日 申請日期2000年11月17日 優先權日1999年11月18日
發明者布賴恩·E.·斯泰恩, 約翰·基巴里安, 基蒙·米歇爾斯, 喬·戴維斯, P·K.·摩祖姆德, 謝麗·李, 克里斯托弗·赫斯, 拉格·威蘭德, 丹尼斯·J.·西普里卡斯, 大衛·M.·斯塔紹爾, J. 西普里卡斯, M. 斯塔紹爾, つψ婺返, 基巴里安, 威蘭德, 布賴恩 E. 斯泰恩, 托弗 赫斯, 李, 米歇爾斯, 維斯 申請人:Pdf全解公司