專利名稱：一種改進型Xilinx FPGA上電復位電路的制作方法
技術領域：
本發明涉及一種改進型應用于Xilinx FPGA的上電復位電路系統。
背景技術：
1、FPGA配置啟動過程分析:Xilinx公司的FPGA芯片是基于SRAM型工藝的揮發性器件，電路功能依靠存儲在SRAM型配置寄存器中的bits位實現的。FPGA芯片上電后必須從PROM中讀取配置信息之后才能正常工作。配置過程包括5個階段:初始化，清空配置存儲器，加載配置數據，CRC校驗，START-UP。FPGA上電后，如FPGA器件電源滿足要求便會自動進行初始化。初始化過程完成后，器件會將INIT、D0NE信號置為低電平，同時開始清空配置存儲器。在清空完配置存儲器后，INIT信號將會重新被置為高電平。當INIT信號重新置高后，器件對配置模式引腳MO、M1、M2進行采樣，以確定用何種方式來加載配置數據。器件在加載配置數據的同時，會根據一定的算法產生一個CRC值，這個值將會和配置文件中內置的CRC值進行比較。當CRC校驗正確后，便進入START-UP階段。START-UP階段是FPGA由配置狀態過渡到用戶狀態的過程，在START-UP階段中FPGA進行的操作包括將全局三態信號GTS置低，全局復位信號GSR置低電平，全局寫允許信號GWE置低，DONE信號置高。即當DONE信號被置高時，表明此時FPGA配置過程已經結束，進入用戶狀態，故DONE信號在經過RC延時電路后可作為全局復位輸入。配置原理如圖1所不。2、常規上電復位電路:常規上電復位電路包括以下幾種方式。 使用數字時鐘管理模塊(DCM)的鎖定標志引腳對于FPGA程序中采用DCM的系統，可以采用DCM的鎖定完成信號(LOCKED)作為程序的全局復位。采用LOCKED信號作為全局復位的缺點是時鐘信號會比復位信號先到達各個觸發器，如果有效復位信號在各個觸發器的結束時刻不相同的話，會導致觸發器在不同的時鐘周期啟動。 使用全局啟動置/復位管腳(GSR)采用GSR管腳作為軟件的全局復位輸入存在的問題是復位信號線到達每一個觸發器的時延不相同，在規模較大的片子上相差數十納秒也是很有可能的。GSR管腳的另外一個問題是復位信號只能最多與一個用戶定義的時鐘同步，當每一個觸發器工作于不同的時鐘時復位就會失效。另外，此復位方法也存在會讓觸發器不在同一時鐘周期開始工作的問題。 采用RC電路串接延時芯片方式其特點是電路采用獨立結構，缺點是RC的值存在一定的誤差，從而導致上電復位的時間也存在誤差，不夠精 確。其電路圖如圖2所不。
發明內容
本發明解決的技術問題是:克服現有技術的不足，提供了一種改進型應用于Xilinx FPGA的上電復位電路，其特點在于利用FPGA的DONE信號，通過RC延時，接入施密特觸發器整形，再經過一級反相器整形后，產生軟件的全局復位信號。本發明的技術方案是:一種改進型Xilinx FPGA上電復位電路，包括PROM、FPGA芯片、RC延時復位電路、施密特觸發器、反相器；PR0M的CE端、DO端、CF端分別對應連接至FPGA芯片的DONE信號端、DO端、PR0G_B端；所述的RC延時復位電路包括電阻R1、電阻R2、電容Cl、電容C2 ;作為上拉電阻Rl的一端連接至電源，電阻Rl的另一端依次串聯電阻R2、電容Cl、電容C2后接地；電阻R2和電容Cl的公共端的節點電壓信號經施密特觸發器整形，再經過反相器后，作為上電復位信號連接到FPGA芯片的MRST管腳；電路上電后，FPGA芯片從PROM中讀取配置信息，進行初始化設置，FPGA芯片中DONE信號端為變為高電平時，FPGA配置過程結束，DONE信號端的高電平信號通過RC延時復位電路產生全局復位信號并送至FPGA的MRST端，FPG A芯片開始工作。所述RC延時復位電路中的電阻R1、電阻R2、電容Cl、電容C2的取值滿足tr=-RCln ((U-E) /U)式中士為上電復位延時時間；R=R1+R2 ；C=C1+C2 ;U為電源電壓；E為施密特觸發器正向閾值電壓。本發明與現有技術相比的優點在于:本發明硬件電路設計將DONE信號通過RC延時，經施密特觸發器和反相器后，作為軟件的全局復位輸入，即摘要圖中的MRST信號。具體優點為:(1)無需額外添加硬件延時芯片生成復位信號，只需使用RC延時電路、施密特觸發器和反相器即可實現；(2)將FPGA標識配置狀態的DONE作為復位信號產生電路的輸入，保證了復位信號與FPGA配置完成狀態的時序關系；(3)在RC延時電路后增加施密特觸發器和反相器，相對于僅采用RC電路產生的復位信號，改善了穩定性和信號質量。接入FPGA的全局復位信號上升時間可控制在20ns以內，節省硬件成本，復位時間精確，保證FPGA軟件安全可靠復位。
圖1為Xilinx公司Virtex-1I系列FPGA配置原理圖；圖2為常規的FPGA上電復位電路原理圖；圖3為本發明的FPGA上電復位電路原理圖；圖4為DONE信號、經施密特觸發器整形后信號、MRST信號測試波形。
具體實施例方式圖3所示為本發明FPGA上電復位電路原理圖，其中PROM使用Xi I inx公司的XCF16P，FPGA使用Xilinx公司Virtex-1I系列XC2V3000。系統設計中，電路設計將DONE信號通過RC延時經施密特觸發器和反相器后，作為軟件的全局復位輸入，即摘要圖中的MRST信號。硬件設計主要考慮上電復位延時大于IOms的要求，RC延時復位電路中的電阻阻值可以選擇了 4.7K歐，為了提高電容的耐壓性能，采用兩個22uF的鉭電容串聯，選擇正向閾值電壓為3v的施密特觸發器，這樣復位信號上升時間(O 3v的時間)可以通過RC延時公式計算，如式(I )，約為looms。這樣，輸入FPGA的全局復位MRST低到高轉換時間相對于DONE信號低到高延時將大于100ms，滿足系統復位要求。tr=-RCln ((U-E) /U)= (330+4700) Ω *11 μ F*ln ((3.3-3.0) /3.3)-----(I)^ 100ms式中:tr 上電復位延時時間；R——Rl和R2串聯電阻值；C——Cl和C2串聯電容值；U----聞電平電壓，為3.3V ；E——施密特觸發器正向閾值電壓。此時測得DONE信號、經施密特觸發器整形后信號、MRST信號的波形如圖4所示。圖4中DONE信號變為高電平3.3V后，RC電路開始對電容Cl和電容C2充電，電阻R2和電容Cl之間節點電壓緩慢上升，經施密特觸發器整形后，信號下降沿變得陡直，穩定，反向后作為FPGA的復位信號MRST，復位信號MRST上升時間約為100ms，滿足系統對全局復位延時大于IOms的要求。本發明說明書中 未作詳細描述的內容屬本領域技術人員的公知技術。
權利要求
1.一種改進型Xilinx FPGA上電復位電路，其特征在于:包括PROM、FPGA芯片、RC延時復位電路、施密特觸發器、反相器；PR0M的CE端、DO端、CF端分別對應連接至FPGA芯片的DONE信號端、DO端、PR0G_B端；所述的RC延時復位電路包括電阻R1、電阻R2、電容Cl、電容C2 ;作為上拉電阻Rl的一端連接至電源，電阻Rl的另一端依次串聯電阻R2、電容Cl、電容C2后接地；電阻R2和電容Cl的公共端的節點電壓信號經施密特觸發器整形，再經過反相器后，作為上電復位信號連接到FPGA芯片的MRST管腳；電路上電后，FPGA芯片從PROM中讀取配置信息，進行初始化設置，FPGA芯片中DONE信號端為變為高電平時，FPGA配置過程結束，DONE信號端的高電平信號通過RC延時復位電路產生全局復位信號并送至FPGA的MRST端，FPGA芯片開始工作。
2.根據權利要求1一種改進型Hlinx FPGA上電復位電路,其特征在于:所述RC延時復位電路中的電阻Rl、電阻R2、電容Cl、電容C2的取值滿足tr=-RCln((U-E )/U) 式中士為上電復位延時時間；R=R1+R2 ；C=C1+C2 ;U為電源電壓；E為施密特觸發器正向閾值電壓。
全文摘要
一種改進型Xilinx FPGA上電復位電路，包括PROM、FPGA芯片、電阻R1、電阻R2、電容C1、電容C2、施密特觸發器、反相器；為了使FPGA上電配置完成后，軟件有固定的工作起點，需要外部引入全局復位信號；電路上電后，FPGA芯片從PROM中讀取配置信息，進行初始化設置，FPGA芯片中DONE信號端為變為高電平時，FPGA配置過程結束，DONE信號端的高電平信號通過RC延時復位電路產生全局復位信號并送至FPGA的MRST端，FPGA芯片開始工作。本發明在硬件電路設計上將DONE信號通過RC延時，經施密特觸發器整形，再經過一級反相器后，作為軟件的全局復位輸入。
文檔編號G06F1/24GK103218025SQ20131014814
公開日2013年7月24日 申請日期2013年4月25日 優先權日2013年4月25日
發明者黃偉, 于生全, 王旭明, 劉苗, 鄭君, 林悅, 雷文平 申請人:北京空間機電研究所