用于減少背側硅損壞的結構的制作方法

用于減少背側硅損壞的結構的制作方法
【專利摘要】本發明提供了一種形成IC(集成電路)器件的方法。方法包括：接收第一晶圓，第一晶圓包括第一襯底并且包括設置在其上表面上的等離子體反射層。等離子體反射層配置為從其反射等離子體。在第二晶圓的下表面上形成介電保護層，其中，第二晶圓包括第二襯底。將第二晶圓接合至第一晶圓，從而在等離子體反射層和介電保護層之間形成腔體。利用等離子體實施蝕刻工藝以形成從第二晶圓的上表面延伸并且穿過介電保護層進入腔體內的開口。也提供了通過上述方法形成的結構。本發明實施例涉及用于減少背側硅損壞的結構。
【專利說明】
用于減少背側硅損壞的結構
技術領域
[0001]本發明實施例涉及用于減少背側硅損壞的結構。
【背景技術】
[0002]諸如加速計、壓力傳感器和陀螺儀等的微電子機械系統(MEMS)器件已經發現被廣泛用于許多現代的電子器件。例如，MEMS加速計常見于汽車(例如，在安全氣囊布局系統中)、平板電腦或智能手機中。對于許多應用，MEMS器件電連接到互補金屬氧化物半導體(CMOS)器件以形成完整的MEMS系統。通常，通過引線接合形成連接件，但是其他方法也是可能的。

【發明內容】

[0003]根據本發明的一些實施例，提供了一種形成IC(集成電路)器件的方法，所述方法包括:接收第一晶圓，所述第一晶圓包括第一襯底并且包括設置在所述第一晶圓的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體；在第二晶圓的下表面上形成介電保護層，其中，所述第二晶圓包括第二襯底；將所述第二晶圓接合至所述第一晶圓，從而當所述第一晶圓和所述第二晶圓接合在一起時，在所述等離子體反射層和所述介電保護層之間形成腔體；以及利用等離子體實施蝕刻工藝以形成從所述第二晶圓的上表面延伸并且穿過所述介電保護層進入所述腔體內的開口。
[0004]根據本發明的另一些實施例，還提供了一種集成電路(IC)器件，包括:第一管芯，包括第一襯底并且包括位于所述第一管芯的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體；第二管芯，包括第二襯底并且所述第二管芯接合至所述第一管芯以形成以所述第一管芯和所述第二管芯為邊界的腔體；以及介電保護層，位于所述第二管芯的下表面上并且內襯于所述腔體的上表面，其中，所述第二襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述介電保護層的材料具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率。
[0005]根據本發明的又一些實施例，還提供了一種微機電系統(MEMS)封裝件，包括:CMOS管芯，包括CMOS襯底并且包括位于所述CMOS管芯的上表面上的等離子體反射金屬層，其中，所述等離子體反射金屬層配置為從所述等離子體反射金屬層反射等離子體;MEMS管芯，包括MEMS襯底并且接合至所述CMOS管芯以形成以所述CMOS管芯和所述MEMS管芯為邊界的腔體；保護氧化物層，設置在所述MEMS管芯的下表面上并且內襯于所述腔體的上表面，其中，所述MEMS襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述保護氧化物層具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率；開口，從所述MEMS管芯的上表面延伸穿過所述下表面并且穿過所述保護氧化物層進入所述腔體內；層間介電(ILD)層，設置在所述CMOS襯底上方，并且沿著所述腔體的側壁延伸；覆蓋管芯，通過接合結構接合至所述MEMS管芯的上表面；以及襯底通孔(TSV)，從所述MEMS管芯的所述上表面延伸至設置于所述CMOS襯底上方的接觸焊盤。
【附圖說明】
[0006]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增大或減小。
[0007]圖1A示出了根據本發明的方面的包括位于半導體管芯的下表面上的介電保護層的集成電路器件的一些實施例的截面圖。
[0008]圖1B示出了圖1A的集成電路器件的一些實施例的頂視圖。
[0009]圖2示出了根據本發明的方面的制造集成電路器件的方法的一些實施例的流程圖，其中，集成電路器件包括位于半導體管芯的下表面上的介電保護層。
[0010]圖3至圖9示出了根據圖2的方法的作為一系列截面圖的一系列的增量制造步驟。
【具體實施方式】
[0011]本發明提供了許多用于實現本發明的不同特征的不同實施例或實例。以下將描述組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和字符。這種重復是為了簡化和清楚的目的，并且其本身并不表示所論述多個實施例和/或配置之間的關系。
[0012]而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。
[0013]此外，為了易于描述，本文中可以使用“第一”、“第二”、“第三”等用于區分一個或一系列圖的不同元件。“第一”、“第二”、“第三”等不旨在為相應的元件的描述。因此，結合第一圖描述的“第一介電層”不必對應于結合另一圖描述的“第一介電層”。
[0014]MEMS器件通常采用可偏轉元件，諸如懸臂梁式結構、柔性膜等，其是自由彎曲，并且通過電極檢測其運動。對于運動感測MEMS器件而言，可偏轉元件通常被稱為質量塊(proof mass),并且對于壓力感測MEMS器件而言，可移動元件通常被稱為柔性膜或隔膜。制造這些可偏轉元件或MEMS結構經常需要在MEMS襯底中蝕刻深溝槽，MEMS襯底通常是硅
(Si)襯底。為了實現這樣的具有精度的深蝕刻，通常采用等離子體蝕刻技術。
[0015]對于許多應用，MEMS器件電連接至專用集成電路(ASIC)或處理器，并且與專用集成電路(ASIC)或處理器封裝在一起，集成電路(ASIC)或處理器諸如作為MEMS器件和電子器件之間的接口的微控制器。這些ASIC或處理器通常實施為互補金屬氧化物半導體(CMOS)邏輯設計。CMOS晶圓包括等離子體反射面的不同的層，例如，設置在CMOS晶圓的上表面上，能夠反射入射在它們的表面上的等離子體的感測板，接觸焊盤等。在接合工藝期間，腔體形成在MEMS晶圓的下表面和CMOS晶圓的上表面之間。這些腔體允許MEMS可偏轉元件在MEMS-CMOS封裝件內自由移動并且實施MEMS器件的期望的功能。大部分的MEMS結構或可偏轉元件形成于MEMS晶圓與CMOS晶圓接合之后。
[0016]利用等離子體蝕刻工藝形成MEMS結構的一種挑戰是在MEMS晶圓中形成深溝槽或開口后，等離子體將移動穿過腔體并且從等離子體反射面(感測板)反彈。這樣的反彈等離子將撞擊MEMS晶圓的下表面，從而對下表面造成損壞。由反應等離子體所誘導的蝕刻損傷可以引起質量塊下沉，這將不利地影響MEMS器件的性能。等離子體引起的損壞包括俘獲的界面電荷，材料缺陷迀移到塊狀材料內，以及由蝕刻產物在材料表面上的沉積引起的污染。
[0017]綜上所述，本發明涉及在將MEMS晶圓與CMOS晶圓接合/封裝之前，在MEMS晶圓的下表面上形成介電保護層的方法。在一些實施例中，該方法包括接收第一晶圓，第一晶圓包括第一襯底并且包括設置在其上表面上的等離子體反射層。等離子體反射層被配置為從其反射等離子體。在第二晶圓的下表面上形成介電保護層，其中第二晶圓包括第二襯底。第二晶圓接合到第一晶圓，從而使得當第一和第二晶圓接合在一起時，在等離子體反射層和介電保護層之間形成腔體。用等離子體實施蝕刻工藝，以形成從第二晶圓的上表面延伸并且穿過介電保護層進入腔體中的開口。
[0018]有利地，絕緣保護層具有比第二襯底更低的等離子體蝕刻速率，并且將因此保護第二襯底的下表面免受等離子體引起的損壞。當與入射等離子體的強度相比時，反彈等離子體的強度也較小，從而它對介電保護層造成很小的損壞或對介電保護層不造成損壞。因此，介電保護層減輕在集成電路器件中的MEMS晶圓的背側硅損壞。
[0019]參考圖1A，提供了集成電路(IC)器件的一些實施例的截面圖100A。該IC器件包括第一管芯102，第一管芯102包括第一襯底104。第一管芯102支持MEMS操作，并且是，例如互補金屬氧化物半導體(CMOS)管芯。例如，第一襯底104是塊狀硅半導體襯底或者絕緣體上半導體(SOI)襯底。第一襯底104具有上表面106，等離子體反射層108設置在上表面106上方。等離子體反射層108具有比等離子體的更大的固有振蕩頻率。任何具有頻率小于一種材料的固有振蕩頻率的波將從該材料的表面被反射，并且由此，等離子體的頻率小于等離子體反射層的固有振蕩頻率。在一些實施例中，等離子體反射層108是由金屬構成的感測板。上表面106還具有設置在層間介電(ILD)層112內的一個或多個接觸焊盤110。一個或多個接觸焊盤110將第一管芯102與該器件的其余部分電連接。在一些實施例中，等離子體反射層108和接觸焊盤110是導電的，并且是或以其他方式包括例如銅、鋁、鋁銅、鎢或另一種金屬的一種或多種。可以在等離子體反射層108之上看到突出的介電結構114。這些是形成在第一管芯102之上的直接上覆管芯(MEMS管芯)的阻擋件，并且突出的介電結構114集成在第一管芯102內。這些阻擋件確保在直接上覆管芯和第一管芯102之間保留必要的間隔，并且由此有助于IC器件的正常運行。例如，ILD層112和突出的介電結構114是或者以其他方式包括，例如低κ電介質(S卩，具有小于3.9的介電常數κ的電介質)，或二氧化硅。
[0020]第二管芯116布置在第一管芯102上方，從而在第一和第二管芯102，116之間封閉腔體118。在一些實施例中，第二管芯116對應于MEMS管芯，從而使得IC器件對應于例如運動感測器、壓力感測器或麥克風。第二管芯116包括通過ILD層112布置在第一管芯102上方并且接合至第一管芯102的第二襯底120。ILD層112提供第二襯底120和第一襯底104之間的間隔，并且利于第二襯底120至第一襯底104的接合(通常通過熔融接合)。ILD層112沿腔體118的側壁延伸。例如，第二襯底120是塊狀半導體襯底、SOI襯底、或絕緣體上多晶硅(POI)襯底。塊狀半導體襯底通常是塊狀硅襯底，但是其也可以是或以其他方式包括其他材料，諸如鍺、碳化娃、III族元素、IV族元素等。
[0021]IC器件的可偏轉元件122a集成到腔體118上方的第二襯底120內，并且第二管芯116的錨節點122b集成到腔體118的外圍周圍的第二襯底120內以支撐可偏轉元件122a。當IC器件對應于運動感測器或麥克風時，可偏轉元件122a通常被稱為質量塊，并且當IC器件對應于壓力感測器時，可偏轉元件122a通常稱為柔性膜或隔膜。在一些實施例中，可偏轉元件122a電連接到第一襯底104并且作為電極。此外，在一些實施例中，諸如當IC器件是運動感測器或麥克風時，第二管芯116還包括集成至第二襯底120內并且使可偏轉元件122a懸置在腔體118上方的一個或多個支撐臂或彈簧122c。
[0022]在操作中，可偏轉元件122a與外部刺激成正比地偏轉，諸如運動、聲波或壓力，從而可以通過測量偏轉來量化外部刺激。例如，當IC器件是壓力感測器時，可偏轉元件122a可以以參考壓力密封腔體118。之后，可偏轉元件122a與參考壓力和環境壓力之間的偏差成正比地偏轉，環境壓力位于可偏轉元件122a的與參考壓力相對的一側上。作為另一個實例，當IC器件是運動感測器或麥克風時，可偏轉元件122a與施加于IC器件的運動或者撞擊可偏轉元件122a的聲波成正比地偏轉。不管可偏轉元件122a偏轉的機制，感測電極與可偏轉元件122a配合以使用它們之間的電容耦合來量化偏轉。突出的介電結構114阻止可偏轉元件122a在垂直方向上向著第一襯底104過度延伸。這有利地降低了 IC器件損壞的可能性，并且增加了 IC器件的使用壽命。
[0023]在可偏轉元件122a和一個或多個彈簧122c之間存在深開口 124。等離子體蝕刻通常用來形成這些深開口 124。等離子體蝕刻涉及等離子體氣體中的離子、自由基和電子，其與第二襯底120的材料化學反應以形成離開第二襯底120表面并且由此從第二襯底120蝕刻材料的剩余產物。具有足夠的強度以形成深開口 124的這種等離子體將移動穿過腔體118，從等離子體反射層108反彈，并且撞擊第二襯底120的下表面128。介電保護層126設置在第二襯底的下表面128上，用于保護第二襯底的下表面128免受等離子體損壞。在一些實施例中，介電保護層126包括一種或多種氧化物、氮氧化物、氮化物、或低k電介質。介電保護層126具有用于等離子體的第一蝕刻速率，并且第二襯底120具有用于等離子體的第二蝕刻速率。
[0024]有利地，第一蝕刻率低于第二蝕刻速率，這保護第二襯底120免受等離子體在撞擊等離子體反射層108后反彈。
[0025]第三管芯130布置在第二管芯116上方，并且包括第三襯底132，第三襯底132布置在第二襯底120上方并且接合至第二襯底120。在一些實施例中，第三管芯130是覆蓋管芯。第三襯底132包括具有大致均勻的厚度的基底區133a和從基底區133a垂直延伸的安裝區133b。在一些實施例中，安裝區133b的覆蓋面積向著第二襯底120離散地逐漸變小。在一些實施例中，阻擋件區134形成在第二襯底120上方。阻擋件通常由氧化物和/或金屬形成。阻擋件區134提供可偏轉元件122a和一個或多個彈簧122c與第三管芯130之間的必要的間隔。例如，第三襯底132可以是塊狀半導體襯底或SOI襯底。
[0026]共晶接合環結構136將第二襯底120接合至第三襯底132。共晶接合環結構136包括位于第二襯底120上的第一共晶接合環138和位于第三管芯130上的第二共晶接合環140。第一共晶接合環138布置在位于腔體118的外圍周圍的第二襯底120的頂面上，并且第二共晶接合環140布置在第三襯底132的安裝區133b的底面上。第一和第二共晶接合環138，140具有基本上相同的覆蓋面積和界面以限定在它們的界面之間的共晶接合。第一共晶接合環138是或以其他方式包括，例如，鋁銅，并且第二共晶接合環140是或以其他方式包括，例如，鍺。另外，襯底通孔(TSV) 142從第二襯底120的上表面延伸穿過第二襯底120，穿過介電保護層126，并且穿過ILD層112，以接合在接觸焊盤110上。TSV 142提供第一、第二和第三管芯102、116、和130之間的電連接。
[0027]參考圖1B，提供了沿著線A-A’截取的圖1A的IC器件的一些實施例的頂視圖100B，其中，圖1A是沿著圖1B的線B-B’截取的。
[0028]如圖1B所示，可偏轉元件122a包括指狀件144，指狀件144與第二襯底120的指狀件146相互交叉。介電保護層126和腔體118設置在可偏轉元件122a(示出的視圖之外)下方。感測焊盤148設置在指狀件144和146的末端以感測與外界刺激(諸如運動，聲波或壓力)成正比的任何偏轉。底板150設置在感測焊盤148下方，由此可通過測量偏轉來量化外部刺激。
[0029]參考圖2，根據本發明的各方面，流程圖200提供用于制造IC器件的方法的一些實施例，包括位于半導體晶圓的下表面上的介電保護層。
[0030]在步驟202中，接收第一晶圓，第一晶圓包括第一襯底和設置在其上表面上的等離子體反射層。
[0031]在步驟204中，在第二晶圓的下表面上形成介電保護層，其中，在第二晶圓中包括第二襯底。
[0032]在步驟206中，將第二晶圓接合至第一晶圓，從而使得在等離子體反射層與介電保護層之間形成腔體。
[0033]在步驟208中，利用等離子體在第二晶圓上實施蝕刻工藝，以形成從第二晶圓的上表面延伸并且穿過介電保護層進入腔體內的開口。
[0034]在步驟210中，在第二晶圓上方形成襯底通孔和第一共晶接合環。
[0035]在步驟212中，通過共晶接合將第三晶圓接合至第二晶圓。
[0036]有利地，在第二晶圓的下表面上形成介電保護層保護第二晶圓免受等離子體從等離子體反射層的反彈，從而防止等離子體在第二晶圓的下表面上引起的損壞。
[0037]雖然所公開的方法200被示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制性意義。例如，一些行為可以以不同的順序進行和/或與除了本文中所示和/或所述的步驟或事件的其他步驟或事件同時進行。此外，并非所有示出的步驟都用于實施本發明的一個或多個方面或本發明的實施例。此外，可以以一個或多個單獨的步驟和/或階段中來執行本文中示出的一個或多個步驟。
[0038]參考圖3至圖9，提供了處于各個制造階段的半導體結構的一些實施例的截面圖以示出圖2的方法。雖然結合方法來描述圖3至圖9，但是應當理解，在圖3至圖9中公開的結構不限于該方法，而是可以單獨地表示獨立于該方法的結構。類似地，雖然結合圖3至圖9來描述該方法，但是應當理解，該方法不限于在圖3至圖9中公開的結構，而是可以單獨地表示獨立于圖3至圖9中公開的結構。
[0039]圖3示出了對應于圖2的步驟202的一些實施例的截面圖300。
[0040]如在圖3中所示，提供了互補金屬氧化物半導體(CMOS)晶圓102’，其包括第一襯底104并且其形成IC器件的基底結構。在一些實施例中，CMOS晶圓102’是CMOS晶圓，并且例如，第一襯底104是塊狀硅的半導體襯底或者絕緣體上半導體(SOI)襯底。第一襯底104具有上表面106，等離子體反射層108設置在上表面106上方。在一些實施例中，等離子體反射層108是由金屬構成的感測板。上表面106還具有設置在層間介電(ILD)層112內的一個或多個接觸焊盤110。一個或多個接觸焊盤110將CMOS晶圓102’與該IC器件的其余部分電連接。在一些實施例中，等離子體反射層108和接觸焊盤110是導電的，或以其他方式包括例如銅、鋁、鋁銅、鎢或另一種金屬的一種或多種。可以看到突出的介電結構114位于等離子體反射層108之上。這些是集成在CMOS晶圓102’內的MEMS阻擋件，并且突出的介電結構114從等離子體反射層108突出。這些MEMS阻擋件確保在上覆的MEMS晶圓和CMOS晶圓102’的偏轉元件之間保留必要的間隔，并且由此有助于IC器件的正常運行。例如，ILD層112和突出的介電結構114是或者以其他方式包括低κ電介質(g卩，具有小于
3.9的介電常數κ的電介質)，或二氧化硅。ILD開口 302形成在位于等離子體反射層108的任一側上的ILD層112內。這些ILD開口 302有助于在處理的后期階段形成接觸通孔。
[0041]圖4示出了對應于圖2的步驟204的一些實施例的截面圖400。
[0042]如在圖4中所示，提供MEMS晶圓116’。MEMS晶圓116’包括形成在MEMS襯底120’的下表面128上的介電保護層126’。例如，MEMS襯底120’是塊狀半導體襯底、SOI襯底、或絕緣體上多晶硅(POI)襯底。在一些實施例中，介電保護層126’包括一種或多種氧化物、氮氧化物、氮化物、或低k電介質。
[0043]圖5至圖6示出了對應于圖2的步驟206的一些實施例的截面圖500和600。
[0044]如圖5所示，翻轉圖4的MEMS晶圓116’并且與CMOS晶圓102’接合，以這樣一種方式，介電保護層126’面向等離子體反射層108。
[0045]如圖6所示，MEMS晶圓116 ’和CMOS晶圓102 ’的接合導致腔體118的形成，腔體118在上側上由介電保護層126’圍繞，在下側上由等離子體反射層108圍繞，并且在兩個側面由ILD層112圍繞。ILD層112提供MEMS襯底120’和第一襯底104之間的間隔，并且有利于MEMS襯底120’至第一襯底104的接合，通常通過熔融接合。
[0046]圖7示出了對應于圖2的步驟208的一些實施例的截面圖700。
[0047]如圖7中所示，在MEMS襯底120’內實施等離子體蝕刻702以形成懸置在腔體118上方的可偏轉元件122a。在等離子體蝕刻702之后，MEMS襯底標記為120并且MEMS晶圓標記為116”。等離子體蝕刻702進一步導致錨節點122b的形成，錨節點122b集成到腔體118的外圍周圍的MEMS襯底120內以支撐可偏轉元件122a。在一些實施例中，等離子體蝕刻702也形成使可偏轉元件122a懸置在腔體118上方的一個或多個彈簧122c。此外，在一些實施例中，等離子體蝕刻702的工藝包括在MEMS襯底120上方形成光刻膠層，圖案化光刻膠層以暴露MEMS襯底120’的圍繞可偏轉元件122a和/或彈簧122c的區域；將等離子蝕刻劑應用于圖案化的光刻膠層和MEMS襯底120’ ；以及去除圖案化的光刻膠層以暴露可偏轉元件122a和/或彈簧122c。
[0048]可偏轉元件122a和一個或多個彈簧122c的形成導致深開口 124，深開口 124從MEMS襯底120的上表面704延伸，穿過介電保護層126進入腔體118內。等離子體氣體與MEMS襯底120的材料(Si)反應以形成這些深開口 124，并且如箭頭706a所示，等離子體氣體將進一步移動到腔體118內，撞擊設置于第一襯底104上方的等離子體反射層108，并且被反射。反彈的等離子體706b將撞擊介電保護層126。由于反彈的等離子體的強度小于原始入射等離子體的強度，所以介電保護層126將保持基本完好，并且不被反彈的等離子體蝕刻或損壞。相比之下，在以前的方法中，其中介電保護層126不存在，MEMS襯底120的最下表面由于反彈等離子體706b而被損壞，諸如缺角或凹陷。
[0049]因此，介電保護層126保護MEMS襯底的下表面128免受任何等離子體誘導的損壞。此外，當與MEMS襯底120的等離子體的蝕刻速率相比，介電保護層126具有用于等離子體的較低的蝕刻速率。
[0050]在一些實施例中，在實施等離子體蝕刻702之前，實施第一蝕刻(未示出)以凹陷MEMS襯底120’的中心區706和阻擋件區134。例如，第一蝕刻包括一個或多個子蝕刻，每個子蝕刻都是各向異性的、各向同性的、或各向異性和各向同性的組合，以及每個子蝕刻都是濕蝕刻、干蝕刻(例如，等離子體蝕刻)、或濕蝕刻和干蝕刻的組合。
[0051]圖8示出了對應于圖2的步驟210的一些實施例的截面圖800。
[0052]如在圖8中所示，形成襯底通孔(TSV) 142，襯底通孔(TSV) 142從第二襯底120的上表面704延伸，穿過介電保護層126，并且穿過ILD層112，接合在一個或多個接觸焊盤110上。TSV 142提供IC器件的各個垂直層之間的電連接。在一些實施例中，TSV 142可以包括多晶硅或金屬，諸如鎢，銅或鋁。第一共晶接合環138布置在位于腔體118的外圍周圍的MEMS襯底120的頂面上。第一共晶接合環138是或以其他方式包括，例如，鋁銅。在形成第一共晶接合環138后，MEMS晶圓被賦予參考標號116。
[0053]圖9示出了對應于圖2的步驟212的一些實施例的截面圖900。
[0054]如圖9中所示，覆蓋晶圓130通過共晶接合環結構136接合在MEMS晶圓116上方。該接合環136包括MEMS晶圓116的第一共晶接合環138和覆蓋晶圓130的第二共晶接合環140。在一些實施例中，第二共晶接合環140是或以其他方式包括，例如，鍺。第一和第二共晶接合環138、140具有基本上相同的覆蓋面積和界面以限定在它們之間的界面處的共晶接合。在共晶接合期間，增量的熱能被供給至第一和第二共晶接合環138、140以促進焊料熔化工藝并且由此在MEMS晶圓116和覆蓋晶圓130之間形成共晶接合。覆蓋晶圓130包括覆蓋襯底132，覆蓋襯底132包括具有大致均勻厚度的基底區133a和從該基底區133a垂直延伸的安裝區133b。在一些實施例中，安裝區133b的覆蓋面積向著MEMS襯底120離散地逐漸變小。覆蓋襯底132可以是，例如，塊狀半導體襯底或SOI襯底。
[0055]當覆蓋晶圓130布置在MEMS晶圓116上方并且固定至MEMS晶圓116時，在MEMS晶圓116和覆蓋晶圓130之間的相應的MEMS器件上方形成包括深開口 124的腔室902，并且腔室902鄰接MEMS晶圓116和覆蓋晶圓130之間的相應的MEMS器件。然后對組合的MEMS晶圓116和覆蓋晶圓130進行分割或切割以形成單獨的MEMS管芯，每個MEMS管芯均包括至少一個MEMS器件。
[0056]類似于MEMS器件，在CMOS器件的批量生產過程中，在CMOS晶圓上方和/或內形成多個CMOS器件，其直徑通常為12英寸。此外，通常使用互補金屬氧化物半導體(CMOS)技術形成多個CMOS器件。然后，分割或切割CMOS晶圓以形成單獨的CMOS管芯，每個CMOS管芯均包括至少一個CMOS。
[0057]因此，從上文可以看出，本發明提供了一種形成IC(集成電路)器件的方法。方法包括:接收第一晶圓，第一晶圓包括第一襯底并且包括設置在其上表面上的等離子體反射層。等離子體反射層配置為從等離子體反射層反射等離子體。在第二晶圓的下表面上形成介電保護層，其中，第二晶圓包括第二襯底。將第二晶圓接合至第一晶圓，從而在等離子體反射層和介電保護層之間形成腔體。用等離子體實施蝕刻工藝以形成從第二晶圓的上表面延伸并且穿過介電保護層進入腔體內的開口。
[0058]在其他實施例中，本發明提供了一種包括第一管芯的集成電路(IC)器件。第一管芯包括第一襯底和設置在第一管芯的上表面上的等離子體反射層，其中，等離子體反射層配置為從等離子體反射層反射等離子體。第二管芯包括第二襯底，并且第二管芯接合至第一管芯以形成以第一管芯和第二管芯為邊界的腔體。介電保護層設置在第二管芯的下表面上并且內襯于腔體的上表面。第二襯底的材料具有用于等離子體的第一蝕刻速率，并且介電保護層的材料具有用于等離子體的第二蝕刻速率，第二蝕刻速率小于第一蝕刻速率。
[0059]在又一其他的實施例中，本發明提供了一種微機電系統(MEMS)封裝件，包括:CMOS管芯，CMOS管芯包括CMOS襯底并且包括位于CMOS管芯的上表面上的等離子體反射金屬層。等離子體反射金屬層配置為從等離子體反射金屬層反射等離子體。MEMS管芯，包括MEMS襯底并且接合至CMOS管芯以形成以CMOS管芯和MEMS管芯為邊界的腔體。保護氧化物層，設置在MEMS管芯的下表面上并且內襯于腔體的上表面。MEMS襯底的材料具有用于等離子體蝕刻劑的第一蝕刻速率，并且保護氧化物層具有用于等離子體蝕刻劑的第二蝕刻速率，第二蝕刻速率小于第一蝕刻速率。開口，從MEMS管芯的上表面延伸穿過下表面并且穿過保護氧化物層進入腔體內。層間介電(ILD)層，設置在CMOS襯底上方，并且沿著腔體的側壁延伸。覆蓋管芯，通過接合結構接合至MEMS管芯的上表面。襯底通孔(TSV)，從MEMS管芯的上表面延伸至設置于CMOS襯底上方的接觸焊盤。
[0060]根據本發明的一些實施例，提供了一種形成IC(集成電路)器件的方法，所述方法包括:接收第一晶圓，所述第一晶圓包括第一襯底并且包括設置在所述第一晶圓的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體；在第二晶圓的下表面上形成介電保護層，其中，所述第二晶圓包括第二襯底；將所述第二晶圓接合至所述第一晶圓，從而當所述第一晶圓和所述第二晶圓接合在一起時，在所述等離子體反射層和所述介電保護層之間形成腔體；以及利用等離子體實施蝕刻工藝以形成從所述第二晶圓的上表面延伸并且穿過所述介電保護層進入所述腔體內的開口。
[0061]在上述方法中，所述第二襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述介電保護層的材料具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率。
[0062]在上述方法中，所述等離子體反射層的固有振蕩頻率大于所述等離子體的固有振蕩頻率。
[0063]在上述方法中，所述第一晶圓還包括:層間介電(ILD)層，沿著所述腔體的側壁延伸。
[0064]在上述方法中，所述第一襯底和所述第二襯底包括硅；所述等離子體反射層包括金屬；所述ILD層包括氧化物或低k電介質；以及所述介電保護層包括氧化物、氮氧化物、氮化物或低k電介質中的一種或多種。
[0065]在上述方法中，還包括:在所述第二晶圓的上表面上方接合第三晶圓。
[0066]在上述方法中，接合所述第三晶圓包括:在所述第二晶圓的上表面上形成第一金屬并且在所述第三晶圓的下表面上形成第二金屬；使所述第一金屬與所述第二金屬接觸；以及加熱所述第一金屬和所述第二金屬以將所述第三晶圓共晶地接合至所述第二晶圓的上表面。
[0067]在上述方法中，形成所述介電保護層包括熱氧化、ALD (原子層沉積)、或CVD (化學汽相沉積)。
[0068]在上述方法中，在所述蝕刻工藝期間，所述等離子體傳輸穿過所述開口，反射離開所述等離子體反射層，撞擊所述介電保護層以及使所述等離子體反射層和第一襯底基本上保持完整。
[0069]根據本發明的另一些實施例，還提供了一種集成電路(IC)器件，包括:第一管芯，包括第一襯底并且包括位于所述第一管芯的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體；第二管芯，包括第二襯底并且所述第二管芯接合至所述第一管芯以形成以所述第一管芯和所述第二管芯為邊界的腔體；以及介電保護層，位于所述第二管芯的下表面上并且內襯于所述腔體的上表面，其中，所述第二襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述介電保護層的材料具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率。
[0070]在上述IC器件中，還包括:開口，從所述第二管芯的上表面延伸，穿過所述下表面，并且穿過所述介電保護層進入所述腔體內。
[0071]在上述IC器件中，還包括:層間介電(ILD)層，沿著所述腔體的側壁延伸。
[0072]在上述IC器件中，所述介電保護層和所述等離子體反射層分別在所述ILD層的內側壁之間的所述第二襯底和所述第一襯底的整個表面上方連續地延伸。
[0073]在上述IC器件中，所述第一襯底和所述第二襯底包括硅；所述等離子體反射層包括金屬；所述ILD層包括氧化物；以及所述介電保護層包括氧化物、氮氧化物、氮化物或低k電介質中的一種或多種。
[0074]在上述IC器件中，所述介電保護層的厚度介于約20埃和約500埃之間的范圍內。
[0075]在上述IC器件中，還包括:第三管芯，接合至所述第二管芯的上表面。
[0076]在上述IC器件中，還包括:TSV (襯底通孔)，從所述第二管芯的上表面延伸至金屬接觸焊盤，所述金屬接觸焊盤布置在所述第一襯底上方；以及接合結構，位于所述第三管芯和所述第二管芯之間。
[0077]在上述IC器件中，所述第二管芯包括加速計、磁傳感器、陀螺儀、壓力傳感器、磁傳感器和射頻(RF)諧振器中的一種。
[0078]根據本發明的又一些實施例，還提供了一種微機電系統(MEMS)封裝件，包括:CMOS管芯，包括CMOS襯底并且包括位于所述CMOS管芯的上表面上的等離子體反射金屬層，其中，所述等離子體反射金屬層配置為從所述等離子體反射金屬層反射等離子體;MEMS管芯，包括MEMS襯底并且接合至所述CMOS管芯以形成以所述CMOS管芯和所述MEMS管芯為邊界的腔體；保護氧化物層，設置在所述MEMS管芯的下表面上并且內襯于所述腔體的上表面，其中，所述MEMS襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述保護氧化物層具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率；開口，從所述MEMS管芯的上表面延伸穿過所述下表面并且穿過所述保護氧化物層進入所述腔體內；層間介電(ILD)層，設置在所述CMOS襯底上方，并且沿著所述腔體的側壁延伸；覆蓋管芯，通過接合結構接合至所述MEMS管芯的上表面；以及襯底通孔(TSV)，從所述MEMS管芯的所述上表面延伸至設置于所述CMOS襯底上方的接觸焊盤。
[0079]在上述MEMS封裝件中，還包括:突出的介電結構，設置在所述等離子體反射層上方并且延伸至所述腔體內。
[0080]上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解、他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優點的其他處理和結構。本領域技術人員也應該意識到、這種等效構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下、可以進行多種變化、替換以及改變。
【主權項】
1.一種形成IC(集成電路)器件的方法，所述方法包括: 接收第一晶圓，所述第一晶圓包括第一襯底并且包括設置在所述第一晶圓的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體； 在第二晶圓的下表面上形成介電保護層，其中，所述第二晶圓包括第二襯底； 將所述第二晶圓接合至所述第一晶圓，從而當所述第一晶圓和所述第二晶圓接合在一起時，在所述等離子體反射層和所述介電保護層之間形成腔體；以及 利用等離子體實施蝕刻工藝以形成從所述第二晶圓的上表面延伸并且穿過所述介電保護層進入所述腔體內的開口。2.根據權利要求1所述的方法，其中，所述第二襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述介電保護層的材料具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率。3.根據權利要求1所述的方法，其中，所述等離子體反射層的固有振蕩頻率大于所述等尚子體的固有振蕩頻率。4.根據權利要求1所述的方法，其中，所述第一晶圓還包括:層間介電(ILD)層，沿著所述腔體的側壁延伸。5.根據權利要求4所述的方法，其中: 所述第一襯底和所述第二襯底包括硅； 所述等離子體反射層包括金屬； 所述ILD層包括氧化物或低k電介質；以及 所述介電保護層包括氧化物、氮氧化物、氮化物或低k電介質中的一種或多種。6.根據權利要求1所述的方法，還包括: 在所述第二晶圓的上表面上方接合第三晶圓。7.根據權利要求6所述的方法，其中，接合所述第三晶圓包括: 在所述第二晶圓的上表面上形成第一金屬并且在所述第三晶圓的下表面上形成第二金屬； 使所述第一金屬與所述第二金屬接觸；以及 加熱所述第一金屬和所述第二金屬以將所述第三晶圓共晶地接合至所述第二晶圓的上表面。8.根據權利要求1所述的方法，其中，形成所述介電保護層包括熱氧化、ALD(原子層沉積)、或CVD (化學汽相沉積)。9.一種集成電路(IC)器件，包括: 第一管芯，包括第一襯底并且包括位于所述第一管芯的上表面上的等離子體反射層，其中，所述等離子體反射層配置為從所述等離子體反射層反射等離子體； 第二管芯，包括第二襯底并且所述第二管芯接合至所述第一管芯以形成以所述第一管芯和所述第二管芯為邊界的腔體；以及 介電保護層，位于所述第二管芯的下表面上并且內襯于所述腔體的上表面，其中，所述第二襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述介電保護層的材料具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率。10.一種微機電系統(MEMS)封裝件，包括: CMOS管芯，包括CMOS襯底并且包括位于所述CMOS管芯的上表面上的等離子體反射金屬層，其中，所述等離子體反射金屬層配置為從所述等離子體反射金屬層反射等離子體；MEMS管芯，包括MEMS襯底并且接合至所述CMOS管芯以形成以所述CMOS管芯和所述MEMS管芯為邊界的腔體； 保護氧化物層，設置在所述MEMS管芯的下表面上并且內襯于所述腔體的上表面，其中，所述MEMS襯底的材料具有用于所述等離子體的第一蝕刻速率，并且所述保護氧化物層具有用于所述等離子體的第二蝕刻速率，所述第二蝕刻速率小于所述第一蝕刻速率； 開口，從所述MEMS管芯的上表面延伸穿過所述下表面并且穿過所述保護氧化物層進入所述腔體內； 層間介電(ILD)層，設置在所述CMOS襯底上方，并且沿著所述腔體的側壁延伸； 覆蓋管芯，通過接合結構接合至所述MEMS管芯的上表面；以及襯底通孔(TSV)，從所述MEMS管芯的所述上表面延伸至設置于所述CMOS襯底上方的接觸焊盤。
【文檔編號】B81C1/00GK106082108SQ201510736299
【公開日】2016年11月9日
【申請日】2015年11月3日
【發明人】周仲彥, 詹志仁, 蔡嘉雄, 李汝諒, 謝元智
【申請人】臺灣積體電路制造股份有限公司