專利名稱:復合晶片半導體元件及其形成方法
技術領域:
本發明是有關于一種半導體元件,特別是有關于一種具有復合晶片結構的半導體元件以及其制造方法。
背景技術:
半導體集成電路antegrated Circuit ;IC)工業已歷經快速成長的階段。IC材料與設計方面的技術進步已產生了多個IC世代,其中每個世代具有相較于前一世代更小且更復雜的電路。然而,此些進步已增加了制程與制造IC的復雜度,且為了實現上述的進步,在IC制程與制造方面亦需有類似的發展。在IC發展的主流進程(Mainstream Course)中,當幾何尺寸(亦即使用制造程序所能產生的最小元件)已經縮小時,功能密度(亦即每一芯片范圍中內連裝置的數量)已經普遍地增加。然而,此一主流發展需遵循穆爾定律(Moore’ s Rule),且在設施的設置上需要大量的投資。因此,使用現有半導體技術發展更有價值的IC產品已經成為研究的主題。而互補式金屬氧化物半導體(ComplementaryMetalOxide Semiconductor ;CMOS)微機電系統(Microelectromechanical Systems ;MEMS)則成為此一趨勢的優良候選者。CMOS MEMS元件是非常小的機電(Electro-Mechanical)系統,其是整合至CMOS半導體IC中。MEMS元件的一范例為微慣性傳感器(Micro-InertialSensor)。傳統CMOS MEMS是使用如金屬間介電層(Inter-Metal-Dielectric ;IMD)與金屬層的后段(Back-End)材料來做為慣性傳感器材料,以提供彈性元件(Spring)及慣性質量(Proof-Mass)。因為復雜的多層設計,機械結構顯示出不穩定的應力控制以及溫度的不穩定性。此外,使用后段材料的MEMS結構將占據CMOS電路區域的一部分,故此設計將增加晶粒尺寸與成本。除了 IC與MEMS元件的制造,習知IC的切割(Dicing)與封裝技術無法完全應用至MEMS中,因為其浮動(Floating)機械結構(通常為慣性質量與一些支撐彈性元件)將在上述程序中損毀。因此,在將元件送至后端(Post-End)測試與封裝程序之前,以晶片層級的方法(Wafer-LevelScheme)保護元件,是CMOS MEMS的另一主題。MEMS元件的習知封裝是使用引線接合(WireBonding)與注入成形(Injection Molding)來保護元件的接合區域。此型式的封裝創造了相對大的整體尺寸。例如,依據所采用的技術,在封裝前與封裝后,習知元件尺寸一般的比例,可能落在約原始元件尺寸的4至20倍的范圍內。再者,傳統封裝是每個元件單獨處理,不容易降低其材料及制造成本,此方式是耗時且昂貴的。然而,現今的行動式裝置提供越來越多的功能,因此其需要更多的元件,其中上述元件則需變得越來越小。此外,較大的封裝需要用更多的材料來制造,因此其會變得更重。綜合以上所述,其增加了裝置在制造、處理與運輸上的成本。因此,為了解決以上所述的問題,需要一種創新的復合晶片半導體元件(例如MEMS元件)以及制造方法。
發明內容
本發明的目的在提供一種復合晶片結構的半導體元件及其制造方法,借由接合額外的MEMS結構晶片與覆蓋層(Capping)晶片至IC晶片上,并使用硅導通孔(ThroughSilicon Via ;TSV)技術加以封裝,以提供具有晶片層級處理方法的半導體微加工(Micro-Machined)元件。此外,本發明提供一種CMOS芯片尺度(Chip Scale)封裝,其中此封裝是使用做為電性連接的TSV于微加工元件中。因此,可解決以上所述的問題。根據本發明的一實施方式,提供一種形成復合晶片半導體元件的方法。此方法包含提供第一晶片,其中第一晶片具有第一側與第二側,且第二側是實質相對于第一側;提供第二晶片;形成隔離組于第一晶片的第一側上;蝕刻隔離組以于隔離組之中產生自由空間;接合第二晶片至隔離組;形成浮動結構于位在上述自由空間之上的第二晶片之中;形成表面接合墊于第一晶片的第二側上;以及使用TSV導體電性耦合浮動結構至表面接合墊。根據本發明的另一實施方式,提供一種形成復合晶片半導體元件的方法。此方法包含提供第一晶片與第二晶片;形成圖案化的第一導體層與位在第一晶片的第一側的第一隔離組;形成圖案化的第二導體層與位在第一隔離組之上的第二隔離組;蝕刻第二隔離組,以產生自由空間于位在第一隔離組一部分之上的第二隔離組中;接合第二晶片至第二隔離組;形成MEMS元件于自由空間之上的第二晶片之中;形成第一介層窗導體,其中第一介層窗導體是穿透第二晶片與第二隔離組的一部分而至第二導體層;形成從第一晶片的第二側至第一導體層的背面介層窗;形成背面隔離層于第一晶片的第二側;以及形成背面介層窗導體于背面介層窗中。根據本發明的再一實施方式,提供一種復合晶片半導體元件。此復合晶片半導體元件包含第一晶片、圖案化的第一導體層與形成于第一晶片的第一側之上的第一隔離組、圖案化的第二導體層以及形成于第一隔離組之上的第二隔離組、自由空間、接合至第二隔離組的第二晶片、形成于自由空間之上的第二晶片之中的MEMS元件、第一介層窗導體、背面介層窗、背面隔離層以及形成于背面介層窗之中的背面介層窗導體。上述自由空間是蝕刻于位在第一隔離組的一部分之上的第二隔離組之中。上述第一介層窗導體是穿透第二晶片,并穿透第二隔離組的一部分而至第二導體層。上述背面介層窗是從第一晶片的第二側至第一導體層,而背面隔離層是形成于第一晶片的第二側之上。本發明的優點為,使用本發明的結構與方法所制造的元件的最后尺寸會縮減,因此變得更適用于行動式裝置,且亦因此降低了習知元件的元件晶粒、封裝以及處理的成本。
本發明的觀點可由上述的詳細說明并輔以所附圖式而獲得最佳的了解。要強調的是,依照工業標準慣例,各特征并未依照比例繪示。事實上,為了討論的清楚起見,各特征尺寸可隨意的放大或縮小。相關圖式內容說明如下。圖1是繪示根據一實施例的方法的流程圖,其中方法是用以制造具有復合晶片結構的半導體元件;圖2是繪示根據圖1的方法制造的復合晶片元件的實施例的剖面示意圖;圖3是繪示根據圖1的方法制造的另一復合晶片元件的實施例的剖面示意圖;圖4是繪示根據圖1的方法制造的又一復合晶片元件的實施例的剖面示意圖5是繪示根據圖1的方法制造的再一復合晶片元件的實施例的剖面示意圖。主要附圖標記說明
具體實施例方式本發明一般是有關于半導體元件與制造,且特別是有關于一種復合晶片結構的半導體元件及其制造方法。在一實施例中,本發明是借由接合額外的MEMS結構晶片與敷蓋層晶片至IC晶片上,并使用TSV技術加以封裝,以提供一種具有晶片層級處理方法的半導體微加工元件(例如微慣性傳感器)。在一實施例中,本發明提供一種CMOS芯片尺度封裝,其中此封裝是使用做為電性連接的TSV于微加工元件中。使用在此所述方法的元件的最后尺寸會縮減,因此變得更適用于行動式裝置,且亦因此降低了習知元件的元件晶粒、封裝以及處理的成本。然而,可理解的是,本發明以下提供許多不同的實施例或范例,其是用以施行本發明的不同特征。特定的元件和配置的范例是描述如下,借以簡化本發明。當然,此些僅做為范例而并非用來限制本發明。此外,為了簡化及清楚說明起見,重復使用參考數字及/或符號于本發明的各范例中,然而此重復本身并非規定所討論的各實施例及/或配置之間必須有任何的關聯。再者,第一層「位在」或「覆蓋」(以及類似的描述)在第二層上的描述包含第一層及第二層直接接觸的實施例,以及一或多層插入第一層與第二層之間的實施例。本發明是有關于MEMS元件;然而,此技術領域具有通常知識者,將可發現其它得利于本發明的其它可應用的技術,例如納米機電系統(NanoelectromechanicalSystems ;NEMS)元件、特殊應用集成電路(Application Specific IntegratedCircuit ;ASIC)元件以及其它此類元件。更甚者,本發明所介紹的MEMS元件結構或設計是僅做為例示性的實施例,而并非欲100:方法104:區塊108:區塊112:區塊116:區塊120:區塊202 第一晶片206 第一隔離組210 第二導體層214:第一自由空間232 第一介層窗導體260 背面介層窗264 背面介層窗導體
300:復合晶片元件304 慣性質量320 第三晶片324 第二接合層500 復合晶片元件
208 第一導體層212 第二隔離組230 第二晶片234 浮動結構262 背面隔離層266 背面導體墊302 支撐彈性元件306 第一接合層322 第二自由空間400 復合晶片元件502 接合層
200 半導體元件204 :IC元件
102 區塊106 區塊110 區塊114 區塊118 區塊
6做任何型式的限制。圖1是根據一方法實施例的流程圖,其中方法100是用以制造具有復合晶片結構的半導體元件。上述復合晶片結構的半導體元件的不同實施例于制造階段的剖面示意圖是繪示于圖2至5中。以下所述的本發明是與圖2至5所示的實施例有關,其中圖2至5是與圖1中所示的方法100相關。方法100提供復合晶片半導體制造程序。此技術領域具有通常知識者,將可識別包含在方法100中及/或從方法100中刪除的額外步驟。方法100以及相對應的圖2、3、4與5是僅做為例示性的實施例,而并非欲加以限制本發明。例如,描繪于圖2、3、4與5中的MEMS元件的結構是僅做為例示性的實施例,而相似的方法可用來形成其它功能的元件。CMOS電路可包含在描繪于圖2、3、4與5的元件中。圖2是繪示根據圖1的方法100制造的半導體元件200 (以下簡稱元件200)的一實施例的剖面示意圖,其中元件200具有復合晶片結構。方法100開始于區塊102,以提供第一晶片(例如半導體基材的晶片202)與第二晶片(例如晶片230)。在一實施例中,晶片202為硅(Si)基材。晶片202可為結晶(Crystalline)硅或多晶(Poly)硅。在其它實施例中,晶片202可包含如鍺的其它元素(Elementary)半導體,或可包含化合物(Compound)半導體,例如碳化硅(SiliconCarbide)J^KII (Gallium Arsenide)、砷化銦 QndiumArsenide)以及磷化銦Qndium Phosphide)等。在一實施例中,晶片230為低阻抗半導體晶片。在一實施例中,晶片230具有低于1歐姆-公分(ohm-cm)的阻抗值(Resistivity)。在一實施例中,晶片202可包含如絕緣層上覆硅(Silicon-On-Insulator ;S0I)基材。一個或多個隔離特征可形成于晶片202之上。晶片202亦可包含一個或多個IC元件204,例如CMOS元件(例如NMOS及/或PMOS晶體管)。晶片202可包含與上述晶體管相關的電路系統(Circuitry),例如內連接層(例如金屬線與介層窗)、層間介電(InterLayer Dielectric ;ILD)層及/或內金屬介電層。方法100接著進行至區塊104,以形成第一介電隔離組(Set) 206與第一圖案化導體層208于上述晶片202(亦可稱之為第一晶片20 的第一側(例如上側)之上。方法100接著進行至區塊106,以形成第二介電隔離組212與第二圖案化導體層210于上述第一介電隔離組206(亦稱之為第一隔離組206或介電層206)之上。上述介電層206與第二介電隔離組212 (亦稱之為第二隔離組212或介電層212)(例如絕緣層)是形成于晶片202之上。在一實施例中,介電層206與介電層212包含氧化物。可形成任何數量的介電層于晶片202之上。然而,將任何介電層應用至晶片202是不需要的。介電層206與介電層212可為厚度范圍從約1微米(μπι)至約IOym的氧化硅(Silicon Oxide)層。然而,亦可考慮形成其它型式與尺寸的介電層于晶片202之上。介電層206與介電層212可借由IC制程(例如CMOS制程)而形成于晶片202之上,其中IC制程可例如接合、沉積、成長與熱氧化(ThermallyOxidizing)、化學氣相沉積(CVD)、或此領域所熟知用以形成介電層于晶片202(亦可稱之為基材20 之上的其它方法。第一圖案化導體層208與第二圖案化導體層210(亦可簡稱為第一導體層208與第二導體層210,或簡稱為電性的導體層208與電性的導體層210)是形成于晶片202之上的隔離組介電層206與介電層212之間。導體層208與導體層210可用金屬[例如鎢(Tungsten)、鋁、銅、鎳(Nickel)或任何其它金屬]加以形成。然而,可用任何電性導體材料來形成導體層208與導體層210。可以理解的是,可使用圖案化、遮蔽(Masking)、沉積[例如物理氣相沉積(PVD)]、及/或任何其它現在已知或未來所欲發展的形成導體層于晶片202之上的方法,來形成導體層208與導體層210。在一實施例中,導體層208與導體層210為圖案化的連接結構。在一實施例中,第一導體層208與第二導體層210是彼此電性耦合。在又一實施例中,導體層208與導體層210中之一者或全部電性耦合至IC元件204。應理解的是,第一隔離組206與第二隔離組212以及導體層208與導體層210是使用后段IC制程以形成連續(kquential)的內連接層與絕緣層。方法100接著進行至區塊108,以在第二隔離組212中蝕刻第一自由空間214。借由在第二隔離組212進行濕式蝕刻制程或進行干式電漿蝕刻制程,以形成第一自由空間214。在一實施例中,第一自由空間214延伸貫穿第二隔離組212至第一隔離組206,然而,以上所述是一選擇性的結構。第一自由空間214的尺寸可為任何尺寸,借以容納如以下所述,形成于第一自由空間214之上的浮動結構234或薄膜(Membrane) 234 (例如MEMS元件)。方法100進行至區塊110,以接合第二晶片230 (例如低阻抗摻雜硅晶片)至第二隔離組212。在一實施例中,使用低溫接合制程將第二晶片230接合至第二隔離組212。因為第一晶片202包含IC元件204、導體層208/210、以及介電層206/212,故用來接合第二晶片230的接合溫度不應超過約500°C,以避免傷害元件200中的元件。因此,本發明提供利用低溫接合第一與第二晶片(例如晶片202與晶片230),以產生第一復合晶片結構半導體元件。為完成上述的接合,在接合之前,可在第一晶片202結構(例如包含第一隔離組206及/或第二隔離組212)以及第二晶片230 二者之上進行一系列的清潔程序。在一實施例中,上述清潔程序可包含一個或多個化學機械研磨(CMP)制程,借以平坦化欲接合的表面。在接合之前,借由水洗(Water Scrub)制程來清潔晶片,并為了表面氧化層的移除將晶片浸漬于氫氟酸(HF)中。接著,進行表面電漿處理(Surface Plasma Treatment),以在氮氣及/或氧氣電漿的環境中產生親水性(Hydrophilic)表面。接著置放上述二晶片,以中心點的點力(Point Force)使其彼此接觸,借以產生初始接合點。可采用超過1千牛頓(KN)的接合力以及超過200°C之后端退火(Post Anneal)溫度,以獲得良好的接合強度。在一實施例中,接合腔室(Chamber)具有大氣壓力。然而,在其它實施例中,可使用真空環境做為接合過程以提供一真空腔室。在一實施例中,第二晶片230覆蓋且氣密地(Hermetically)密封住第一自由空間214,然而,以上所述是一選擇性的結構。在接合之后,更薄化第二晶片230至約30 μ m的預定厚度。上述的薄化制程可包含研磨(Grinding)與CMP步驟。方法100進行至區塊112,其中浮動結構或薄膜234 (例如MEMS元件234)是整個或部分地形成于第一自由空間214之上的第二晶片230中。MEMS元件234可包含形成于金屬、多晶硅、介電材料及/或其它材料之上的多個單元。MEMS元件234可包含典型地使用于習知CMOS制造程序中的材料。根據所需的功能性,MEMS元件234可能為任何的配置。一個或多個所描繪的單元可設計用來提供MEMS元件234的MEMS機械結構。MEMS機械結構可包含可操作做機械動作的結構或單元。可利用使用于CMOS制造中的習知制程來形成MEMS元件234,例如,微影蝕刻、蝕刻制程[例如濕蝕刻、干蝕刻與電漿(Plasma)蝕刻]、沉積制程、電鍍(Plating)制程、及/或其它適當的制程。在一實施例中,MEMS元件234可為動作傳感器[例如陀螺儀(Gyroscope/Gyro)及加速度計(Accelerometer)等]、無線射頻(RadioFrequency ;RF)MEMS元件[例如RF開關及濾波器(Filter)等]、振蕩器(Oscillator)、或任何其它MEMS型態的元件。各種尺寸的MEMS元件是考慮于本發明之中。因為晶片230是接合至第二隔離組212,MEMS元件234可在上述接合之前及/或之后加以形成。在一實施例中,在區塊110的接合制程之后,依據元件所需的應用,將晶片230薄化至預定厚度,例如約Iym至約ΙΟΟμπι。浮動結構234的一部分將與外部的擾動(Perturbation)(例如溫度變化、慣性移動、壓力改變、及/或其它電性、磁性、或光學參數量測)互相作用。在一實施例中,當元件200暴露至壓力改變中,浮動結構/薄膜234將向內或向外變形(Deform),因此,將產生感測信號以指出壓力的改變。需注意的是,部分的第二晶片230亦可包含一個或多個電路元件(未繪示),例如晶體管(例如NMOS及/或PMOS晶體管)。第二晶片230亦可包含與晶體管有關的電路系統,例如內連接層(例如金屬線與介層窗)與ILD層。應理解的是,本發明的實施例使用垂直整合來形成MEMS元件于IC元件上。應理解的是,此設計克服了一個或多個此技術領域所知的傳統CMOS浮動/MEMS型態元件的缺點,其中CMOS浮動/MEMS型態元件占據了 IC區域的一部分。方法100接著進行至區塊114,其中第一介層窗導體(Conductor) 232是形成穿設于第二(傳導)晶片230與第二隔離組212中,并連接至第二導體層210的一個點。在形成第一介層窗導體232中,形成穿設于晶片230與第二隔離組212中并延伸至第二導體層210的一個或多個通道。可使用任何形成通道的方法[例如遮蔽(Masking)與蝕刻]來形成上述的通道。在通道形成之后,形成電性傳導插塞(Plugs)于上述通道中。插塞的數量可為任何的數量。在一實施例中,插塞是用傳導金屬(例如鎢、鋁、銅、鎳或其它傳導金屬)加以形成。然而,任何電性傳導物質可用來形成上述的插塞。可使用圖案化、遮蔽、沉積(例如PVD與CVD)及/或任何其它現在已知或未來可知的形成插塞的方法。因此,在一實施例中,浮動結構234是借由第一介層窗導體232電性連接至第二導體層210,其中第一介層窗導體232可位在習知的接合區域。第一介層窗導體232是形成在穿透介層窗孔(Through Via Hole)之中,其中穿透介層窗孔是穿透第二晶片230與第二隔離組212 二者。因此,本發明提供浮動結構234、第一晶片202以及形成于其中的相關層之間的內連接。為了節約元件的尺寸,介層窗孔可盡可能地在尺寸上加以縮小。在一實施例中,此介層窗孔的深寬比(Aspect Ratio)是大于5。在一實施例中,第一介層窗導體232可為包含不同材料層的堆棧結構,此設計是為了與第二晶片230以及第二導體層210達到良好且低的接觸阻抗(Contact Resistance)。上述的材料層可包含鈦(Ti)、氮化鈦(TiN)、鋁、鎢或其它類似的材料。使用第一介層窗導體232,浮動結構234亦可電性連接至IC元件204,且經由IC元件204的處理,可將上述的擾動轉換成可量測的電子信號。方法100接著進行至區塊116,形成從第一晶片202的第二側[例如較低的一側或背面(Backside)],穿過第一晶片202至第一導體層208的背面介層窗。在形成背面介層窗沈0的過程中,形成穿設于晶片202與第一隔離組206 —部分中,并延伸至導體層208的背面的一個通道。可使用任何形成通道的方法(例如遮蔽與蝕刻)來形成上述的通道。應理解的是,本發明的實施例克服了一個或多個傳統CM0S/MEMS型態元件的缺點,亦即具有較大的整體尺寸,以及必須使用接合線與接合墊O^ad)做內部連接,其中接合線與接合墊使用了間接的操作Gecondary Operation)。換句話說,在背面介層窗260中使用導體可使得,在不使用接合線(如使用于傳統元件之中)的前提下,穿過元件200,將浮動結構234連接至第一晶片202的第二側(背面)。在一實施例中,元件200的背面介層窗可使用深硅蝕刻(De印Silicon Etching)加以形成,其中對熟悉此技術領域的技術者來說,深硅蝕刻可能被稱之為「波希(Bosch)制程」。方法100進行至區塊118,形成背面隔離層262于第一晶片的第二側。背面隔離層262包含形成于第一晶片的第二側且進入背面介層窗沈0中的任何數量的隔離層,但隔離層并未完全覆蓋第一導體層208由背面介層窗260暴露出的背面(參見圖幻。然而,并不需要將任何介電層應用至第一晶片202的第二側。背面隔離層262可為聚合物(Polymer)或氧化硅層。然而,本發明亦可考慮形成其它型式及不同厚度的介電層于晶片202的第二側之上。背面隔離層262可借由IC制程(例如CMOS制程)而形成于晶片202的第二側之上,其中上述的IC制程可如旋轉(Spin)或噴霧涂覆(Spray Coating)、沉積、成長與熱氧化、CVD或此技術領域中所知的形成介電層于如第一晶片202的基材之上的其它方法。方法100接著進行至區塊120,形成背面介層窗導體264于背面介層窗沈0中,其中背面介層窗導體264電性連接第一導體層208的背面至第一晶片202的背面。在一實施例中,形成任何數量的遭暴露出的背面導體墊266于第一晶片202的第二側。在一實施例中,背面介層窗導體264與背面導體墊266可用傳導金屬(例如,鎢、鋁、銅、鎳或其它傳導金屬)加以形成。然而,任何電性傳導物質可用來形成上述的背面介層窗導體264及/或背面導體墊沈6。背面介層窗導體264與背面導體墊266可使用圖案化、遮蔽、沉積(例如PVD與CVD)及/或任何其它現在已知或未來可知的形成導體的方法加以形成。應理解的是,背面介層窗導體264(亦稱之為背面導體沈4)是設置在背面介層窗沈0中且連接至第一導體層208,而多個重新分配遭暴露出的背面導體墊266可形成于第一晶片202的第二側(第二表面),其中背面導體墊266是對應于上述背面介層窗導體沈4。在一實施例中,上述遭暴露出的背面導體墊266是與背面介層窗導體264形成于相同的制程中。應理解的是,背面介層窗導體264與遭暴露出的背面導體墊266可使用表面黏著技術(Surface-Mount Technology ;SMT)制程直接安置于印刷電路板(PCB)上,使得本發明所提供的實施例更不同于傳統MEMS型態元件,至少因為本發明所提供的實施例是使用無引線接合技術及無額外承接基材(HoldingSubstrate)層來支持元件(例如元件200)。換句話說,第一晶片202本身即元件200的承接基材。使用穿透晶片介層窗(例如背面介層窗260)與導體墊(例如背面導體墊沈6),可形成較傳統元件更小的本發明的實施例,因此,使用較少的原料來形成元件200。需注意的是,圖1中所描述的制程流程可改變以遷就制造制程的過程控制的需求。例如,步驟112至114(區塊112至114)可在步驟116至120 (區塊116至120)之后進行。圖3是繪示根據圖1的方法100的另一復合晶片元件300 (以下簡稱元件300)的實施例的剖面示意圖。圖4是繪示根據圖1的方法100的又一復合晶片元件400(以下簡稱元件400)的實施例的剖面示意圖。而圖5是繪示根據圖1的方法100的再一復合晶片元件500(以下簡稱元件500)的實施例的剖面示意圖。以實質類似于上述討論的元件200的形成方式來形成元件300、400與500。重復使用參考數字于元件300、400與500中,借以表示特定的單元,此些單元是實質相同于以上所述元件200中對應的單元,且亦實質相同于以下所述的元件300、400與500中對應的單元。上述的重復是為了簡化與清楚的目的,且此一重復本身并未表示所討論的各種實施例及/或配置之間存在任何的關系。因此,重復的單元將不再重復地描述,以下即針對元件差異部分加以描述。圖3是繪示根據圖1的方法100的另一復合晶片元件300的實施例的剖面示意圖。在此一實施例中,形成(例如借由遮蔽與蝕刻來形成)浮動結構234(亦稱之為浮動微元件結構234),其中浮動微元件結構234具有一個或多個支撐彈性元件302以支撐浮動結構234的慣性質量304部分。應理解的是,支撐彈性元件302可三維地接合至第二晶片230與慣性質量304的一部分,以進入或離開元件300,其中此結構并未見于圖3的剖面示意圖中。支撐彈性元件302連結至慣性質量304并允許其受外力產生位移而不會損毀。同樣在此實施例中,形成第一接合層306于第二晶片230的表面之上。此外,提供第三晶片320。對應于浮動結構234,蝕刻第三晶片320至特定深度以于其中定義一凹陷部(D印ression)。形成第二接合層3 于第三晶片320的表面。之后,借由第一接合層306與第二接合層3M將第三晶片320接合或設置在第二晶片230之上。第一接合層306與第二接合層324可為金屬對金屬(Metal-To-Metal)或金屬對半導體(Metal-ToIemiconductor)。接合層可包含硅對鋁、硅對金(Au)、鍺對鋁、鈦對鋁、或任何各種適當的接合層。例如,鋁對鍺共晶(Eutectic)接合是提供低溫接合的一個選擇。在一實施例中,在鍺原子百分比約為30%時,鋁-鍺共晶接合溫度可約為4M°C。應理解的是,共晶晶片接合并不需要施以高接觸力。由于制程中液相的存在,高接觸力導致金屬由接口擠出,進而導致不良的接口層均勻度(Uniformity),以及接合工具與接合腔室的污染。因此,接合所需的低接觸力是用以確保兩個晶片的良好接觸,并確保與晶片背面接觸的接合器(Bonder)的兩個加熱器(Heaters)的良好接觸。故此,當本制程由于僅使用高純度元件而具有非常低的特定氣體排氣(Outgassing)時,共晶晶片接合在高真空應用(例如本實施例)中是一良好的接合制程。形成于制程中的融熔液體,借由允許一高質量的密封而強化了高真空的兼容性(Compatibility),甚至是在不完美的接合表面。第三晶片320保護浮動結構234免于環境的干擾及/或傷害,例如若浮動結構234是形成以做為一加速度計或陀螺儀傳感器。借由將第三晶片320至第二晶片230,定義于第三晶片320中的凹陷部是對準于浮動結構234之上,借以形成第二自由空間322。因此,浮動結構234可自由地在第一自由空間214與第二自由空間322之間向后及向前地移動。圖4是繪示根據圖1的方法100的又一復合晶片元件400的實施例的剖面示意圖。元件400是實質類似于元件300。然而,元件400具有接合至第二晶片230的第三晶片320,其中元件400是使用單層接合材料[亦即第二接合層324(簡稱接合層324)]將第三晶片320接合至第二晶片230。在一實施例中,接合層3M包含聚合物、金屬、氧化硅或其它適當的接合材料。圖5是繪示根據圖1的方法100的再一復合晶片元件500的實施例的剖面示意圖。元件500是實質類似于元件300。然而,元件500具有第二晶片230的一部分以及蝕刻或形成于第二隔離組212中相對應的一部分,使得第三晶片320借由第一隔離組206、第二接合層324(簡稱接合層324)與接合層502而接合至第一晶片202結構。在一實施例中,接合層502是實質類似于第一接合層306 (簡稱接合層306)。本發明提供多個不同的實施例。在一實施例中,本發明描述復合晶片半導體元件及其制造方法。在一實施例中,復合晶片半導體元件包含第一晶片和第二晶片。第一晶片具有第一側與第二側,而第二側是實質相對于第一側。復合晶片半導體元件亦包含隔離組
1與自由空間,其中隔離組是形成于第一晶片的第一側,且于隔離組中蝕刻出上述自由空間。第二晶片接合至上述隔離組。形成浮動結構(例如慣性感測元件)于上述自由空間之上的第二晶片之中。在一實施例中,表面接合墊形成于第一晶片的第二側。接著,使用TSV導體電性連結浮動結構至表面接合墊。在另一實施例中,本發明提供形成復合晶片半導體元件的方法。在一實施例中,本方法包含提供第一晶片與第二晶片。此方法包含形成圖案化的第一導體層與位在第一晶片的第一側的第一隔離組;形成圖案化的第二導體層與位在第一隔離組之上的第二隔離組;且蝕刻第二隔離組,借以產生自由空間于位在第一隔離組一部分之上的第二隔離組中。接著,此方法包含接合第二晶片至第二隔離組,并形成MEMS元件于上述自由空間之上的第二晶片之中。此外,此方法包含形成穿透第二晶片與第二隔離組的一部分而至第二導體層的第一介層窗導體;形成從第一晶片的第二側至第一導體層的背面介層窗;形成背面隔離層于第一晶片的第二側;以及形成背面介層窗導體于背面介層窗中。在又一實施例中,本發明提供復合晶片半導體元件。此復合晶片半導體元件包含第一晶片與第一隔離組,其中第一晶片具有圖案化的第一導體層,而第一隔離組是形成于第一晶片的第一側之上。此復合晶片半導體元件亦包含圖案化的第二導體層與形成于第一隔離組之上的第二隔離組。自由空間是蝕刻于位在第一隔離組一部分之上的第二隔離組中。此復合晶片半導體元件還包含接合至第二隔離組的第二晶片,以及形成于位在上述自由空間之上的第二晶片中的MEMS元件。形成第一介層窗導體與背面介層窗,其中第一介層窗導體是穿透第二晶片,并穿透第二隔離組的一部分而至第二導體層,而背面介層窗是從第一晶片的第二側至第一導體層。背面隔離層是形成于第一晶片的第二側,而背面介層窗導體是形成于背面介層窗中。應理解的是,本發明的實施例提供半導體元件與復合晶片結構的制造方法,其中是借由結合晶片接合與使用TSV來定義小且具有成本效益的芯片層級封裝,進而形成上述的制造方法。兩個或多個晶片是以其中的一晶片的一部分形成微元件以及另一晶片形成支撐載體(Carrier)的方式來接合。TSV是形成于上述形成支撐載體的晶片中以傳遞電性連接,借此形成用以與元件外部溝通的大接口。上述已經大致描述數個實施例的特征,使得熟悉此技藝者對于以上詳細的描述能有較佳的理解。熟悉此技藝者應能體會出,其可輕易地以本發明為基礎來設計或修改其它程序或結構,以產生上述所介紹的實施例的相同目的或達到相同的優點。熟悉此技藝者亦可了解到在不脫離本發明的精神及范圍的等價的架構,以及在不脫離本發明的精神及范圍內,當可作各種的更動、替代和潤飾。
權利要求
1.一種形成復合晶片半導體元件的方法,其特征在于,包含提供一第一晶片,其中該第一晶片具有一第一側與一第二側,該第二側是實質相對于該第一側;提供一第二晶片;形成一隔離組于該第一晶片的該第一側上;蝕刻該隔離組,以于該隔離組之中產生一自由空間;接合該第二晶片至該隔離組;形成一浮動結構于位在該自由空間之上的該第二晶片之中;形成一表面接合墊于該第一晶片的該第二側上;以及使用一穿透硅介層窗導體電性耦合該浮動結構至該表面接合墊。
2.根據權利要求1所述的形成復合晶片半導體元件的方法,其特征在于,還包含在接合該第二晶片至該隔離組之前,進行一化學機械研磨制程于欲接合的多個表面上。
3.根據權利要求1所述的形成復合晶片半導體元件的方法,其特征在于,還包含提供一第三晶片并接合該第三晶片至該第二晶片或該第一晶片,以氣密地密封該浮動結構。
4.一種形成復合晶片半導體元件的方法,其特征在于,包含提供一第一晶片與一第二晶片;形成圖案化的一第一導體層與位在該第一晶片的一第一側的一第一隔離組;形成圖案化的一第二導體層與位在該第一隔離組之上的一第二隔離組;蝕刻該第二隔離組,以產生一自由空間于位在該第一隔離組一部分之上的該第二隔離組中;接合該第二晶片至該第二隔離組;形成一微機電系統元件于該自由空間之上的該第二晶片之中;形成一第一介層窗導體,其中該第一介層窗導體是穿透該第二晶片與該第二隔離組的一部分而至該第二導體層;形成從該第一晶片的一第二側至該第一導體層的一背面介層窗;形成一背面隔離層于該第一晶片的該第二側;以及形成一背面介層窗導體于該背面介層窗中。
5.根據權利要求4所述的形成復合晶片半導體元件的方法,其特征在于,于500°C以下進行接合該第二晶片至該第二隔離組的步驟。
6.根據權利要求4所述的形成復合晶片半導體元件的方法,其特征在于,還包含配置該背面介層窗導體的一部分做為一表面黏著技術墊。
7.根據權利要求4所述的形成復合晶片半導體元件的方法,其特征在于,還包含形成一額外表面黏著技術墊于該背面隔離層之上,且電性耦合該額外表面黏著技術墊至該第一晶片或該第二晶片中的一集成電路上。
8.一種復合晶片半導體元件,其特征在于,包含一第一晶片;圖案化的一第一導體層以及形成于該第一晶片的一第一側之上的一第一隔離組;圖案化的一第二導體層以及形成于該第一隔離組之上的一第二隔離組;一自由空間,蝕刻于位在該第一隔離組的一部分之上的該第二隔離組之中;一第二晶片,接合至該第二隔離組;一微機電系統元件,形成于該自由空間之上的該第二晶片之中;一第一介層窗導體,其中該第一介層窗導體是穿透該第二晶片,并穿透該第二隔離組的一部分而至該第二導體層;一背面介層窗,其中該背面介層窗是從該第一晶片的一第二側至該第一導體層;一背面隔離層,形成于該第一晶片的該第二側之上;以及一背面介層窗導體,形成于該背面介層窗之中。
9.根據權利要求8所述的復合晶片半導體元件,其特征在于,該第二晶片是于500°C以下接合至該第二隔離組。
10.根據權利要求8所述的復合晶片半導體元件,其特征在于,該背面介層窗導體的一部分是配置做為一表面黏著技術墊。
全文摘要
本發明公開了一種復合晶片半導體元件,其包含第一晶片和第二晶片。第一晶片具有第一側與第二側,而第二側是實質相對于第一側。復合晶片半導體元件亦包含隔離組與自由空間,其中隔離組是形成于第一晶片的第一側,且于隔離組中蝕刻出上述自由空間。第二晶片接合至上述隔離組。形成如慣性感測元件的浮動結構于上述自由空間之上的第二晶片之中。在一實施例中,表面接合墊形成于第一晶片的第二側。接著,使用穿透硅介層窗(TSV)導體電性連結浮動結構至表面接合墊。
文檔編號B81C3/00GK102381677SQ20111003769
公開日2012年3月21日 申請日期2011年2月11日 優先權日2010年8月27日
發明者周正三 申請人:臺灣積體電路制造股份有限公司