專利名稱：半導體器件制造方法和系統、及其所用的庫和記錄介質的制作方法
技術領域：
本發明涉及半導體器件制造方法及其所用的庫、記錄介質和半導體器件制造系統，尤其涉及設計圖案的校正，以減少在半導體器件設計方法中的光學鄰近效應的影響，還涉及圖案驗證。
背景技術：
在半導體的研發或開發和試制階段的各步驟中，作為掌握依賴于制造條件的處理或產品特性以及虛擬測試特性的預測和評估的技術，計算機仿真技術當前被作為對半導體設計不可缺少的技術利用。
具體地講，用作精細圖案加工技術(半導體制造技術的核心)的光刻處理的仿真技術在理論上被建立，并且被用作對于研發必不可少的技術。
在光刻仿真中的曝光處理的仿真被具體稱作為“光強度仿真”。按照這種仿真，當通過利用投影曝光系統(下文中也被稱作為分步光刻機(stepper))將光掩模圖案(下文被稱作為掩模圖案)曝光/轉印到晶片時，通過計算得到投影光圖像的光強度分布。
已經建立了用作光強度仿真技術的基礎的理論，而且已經提出了各種計算機計算模型。另外，用于計算機仿真的軟件被稱作為仿真器。
按照這種仿真，可以在不實際應用光刻的情況下估計晶片上的曝光分布。因此，光強度仿真經常被用在利用光刻步驟的器件的試制或研發中。
特別地，近來所要求的精細圖案加工技術達到了利用光加工的極限，并且基于實際試驗的器件開發在技術和成本方面面臨困難。因此，能夠通過利用計算機快速低成本地獲得仿真結果的仿真方法變得越來越重要。
而且，在圖案設計步驟中，在現有技術中利用設計仿真在邏輯設計、電路設計等方面獲得所希望的電子特性/電路特性。而且，仿真對目前批量生產步驟是必不可少的。
同時，現在帶著對光刻方面的興趣注意到光學鄰近校正(OPC)技術。OPC是這樣一種技術，其通過基于從布線圖案到鄰近布線圖案的距離來預測由于布線圖案的光學鄰近效應引起的布線寬度變化，接著提前校正用來形成布線圖案的抗蝕劑圖案形成掩模(resist pattern forming mask)，以消除這種變化，從而保持被曝光的布線寬度的最終值為恒定值。然而，這種技術需要對掩模圖案的處理。
此外，這種加工規則不同于邏輯電路的設計規則，因此在光刻步驟中的曝光條件、顯影條件等必須設置為處理條件。結果，需要至少考慮曝光步驟的優化裝置來優化掩模圖案。因此，需要一種通過利用光強度仿真、基于曝光條件優化所述圖案的裝置。
然而，實際的LSI圖案數據是極其復雜和龐大的，并且常常由好幾十萬到好幾百萬閉合圖(closed figure)組成。完全肯定的是，這種圖案數據將來還會進一步增加。因此，為了優化需要這么大量數據圖案的精細加工精度，應將光強度仿真應用于全部的掩模圖案并且也應將OPC處理應用于它們，這在時間和成本方面極其困難。
在現有技術中，半導體器件的光學鄰近校正方法和校正圖案驗證方法被應用于芯片的整個表面，由此考慮在單元邊界區域中光學鄰近效應的影響(JP-A-2002-107908)。
然而，設計圖案的光學鄰近校正隨著工藝微型化而變得更加敏感，因此，需要依賴于相鄰單元形狀的復雜的高精度校正。因此，當按好幾千萬規模在LSI芯片的整個表面上集成晶體管時，在OPC處理中需要大量的CAD時間，并且要求通過加速OPC處理來縮短設計期。
因此，已經提出了將其外圍上分別形成啞(dummy)布線圖案的基本單元登記在基本單元庫中的方法(JP-A-10-32253)。換言之，按照該方法，將啞圖案提供給每個基本單元的外圍，使得在基本單元的電路中使用的多晶硅柵極(polysilicon gate)和位于該柵極附近的啞布線圖案之間的距離可以在所述單元內定義，然后預測由于光學鄰近校正引起的柵極寬度變化的幅度，并且接著校正掩模上的柵極寬度。
然而，在上面的方法中，盡管可以減少校正所需的計算復雜度，但是，基本單元單位必須被固定，而且無法避免啞布線圖案的單元區域的增加。因此，這種情形變為阻止單元的微型化和更高集成的大問題。
用此方法，設計圖案的光學鄰近校正(在下文中縮寫為OPC)隨著所述工藝被微型化而變得更敏感。因此，日益需要依賴于相鄰單元的形狀的復雜高精度校正，以及通過加速0PC處理來減少設計期。
發明內容
本發明已鑒于上述情況做出，并且旨在提供一種能夠高速地以高精度形成圖案的半導體器件制造方法。更具體地講，本發明的目的是提供一種OPC系統和OPC后圖案驗證系統，其能夠高速地以高精度對設計圖案執行OPC，以及光刻仿真和驗證，并且還有助于提高半導體制造的產量。
在本發明中，通過在OPC處理步驟中將布局數據分割成單元、并且接著在芯片上排列各個應用了OPC的單元之后、僅對單元邊界部分應用OPC，可以通過一個單元一次處理來完成相同的塊，從而可以確保單元邊界附近的尺寸精度。而且，由于使得在單元邊界部分上的圖案被均勻地縮小，因此可以簡化單元邊界部分的OPC，從而可以應用快速處理。此外，由于要在其中特定單元位置相鄰的邊界部分中排列的、應用了OPC的單元事先被準備為庫，因此可以省略在單元排列之后的OPC處理，并且因此可以應用快速處理。而且，由于啞柵極在單元的邊界部分附近形成，并且接著在單元的OPC處理之后將諸如縮小處理等之類的校正處理應用于啞柵極，因此可以以更高的精度減小占用面積。
由于光刻驗證步驟被劃分為基于單元應用的步驟和僅僅驗證單元邊界部分的步驟，因此應用于相同單元的冗余驗證可以被省略，從而可以實現快速驗證。
更具體地講，本發明的半導體器件制造方法包括將組成半導體器件的集成電路的布局數據分割成多個塊的步驟；對每個塊應用光學鄰近校正(下文稱作為OPC)的OPC處理步驟；校正在塊之間的邊界部分的圖案的邊界部分校正步驟；以及通過基于邊界部分校正步驟之后的布局數據執行曝光、形成期望圖案的步驟。
按照該方法，由于通過在OPC處理步驟中將布局數據分割成單元，接著對每個單元應用OPC，可以通過一個單元一次處理完成相同的塊，因此可以大大減少處理時間。而且，如果在芯片上排列各個應用了OPC的塊之后，僅僅對塊邊界部分應用OPC，則可以確保諸如塊邊界附近的柵極尺寸等的尺寸精度。
而且，本發明的半導體器件制造方法還包括將布局數據劃分成多個單元的步驟；對每個單元應用光學鄰近校正(下文稱作為OPC)的OPC處理步驟；以及校正在單元之間的邊界部分的圖案的邊界部分校正步驟。
按照該方法，由于通過在OPC處理步驟中將布局數據分割成單元，接著對每個單元應用OPC，可以通過一次處理完成相同的單元，因此大大減少了處理時間。而且，如果在芯片上排列各個應用了OPC的塊之后，僅僅對塊邊界部分應用OPC，則可以確保諸如單元邊界附近的柵極尺寸等的尺寸精度。
而且，本發明的半導體器件制造方法還包括排列/合成對其應用OPC處理的各個應用了OPC的單元、以便產生校正的布局數據的步驟。
按照該方法，在將布局數據分割成單元以便一次應用OPC之后，合成單元。因此可以縮短處理時間。
而且，在本發明的半導體器件制造方法中，邊界部分校正步驟是校正單元邊界部分的圖案以便縮小的步驟。
在假設在邊界部分沒有圖案存在的情況下應用OPC處理，結果邊界部分的圖案尺寸增大。因此，通過簡單執行縮小校正就可以極其容易地提高圖案精度。
而且，在本發明的半導體器件制造方法中，邊界部分校正步驟是按照基于設計規則預先確定的校正規則、校正被劃分的塊或單元邊界部分的圖案的步驟。
按照該方法，可以實現更高精度的校正。
而且，在本發明的半導體器件制造方法中，邊界部分校正步驟是按照響應于模型預先確定的校正規則、校正被劃分的塊或單元邊界部分的圖案的步驟。
按照該方法，可以容易地事先作為庫準備校正數據，并且可以容易地實現高精度校正。
而且，在本發明的半導體器件制造方法中，邊界部分校正步驟響應于所要求的圖案精度，部分地調整所述校正規則。
按照該方法，可以實現更高精度的校正。
而且，在本發明的半導體器件制造方法中，邊界部分校正步驟在整個芯片上均勻地設置校正規則。
按照該方法，可以更高速度實現校正。
而且，在本發明的半導體器件制造方法中，OPC處理步驟僅僅對在集成電路中超過預定數使用的單元應用OPC處理。
按照該方法，可以實現更高速度的校正。
而且，本發明的半導體器件制造方法還包括存儲步驟，用于當特定單元位置相鄰時，作為庫存儲通過在OPC處理步驟中獲得的特定單元的邊界部分應用校正而獲得的、應用了OPC的單元；以及從庫中取出已應用了OPC的單元并且應用的步驟。
按照該方法，僅僅需要查找庫，而沒必要順序執行校正。因此，可以在短時間實現高精度和高可靠性校正。
而且，本發明的半導體器件制造方法還包括基于被劃分的單元、應用光刻仿真驗證(下文稱作為“光刻驗證”)的步驟。
按照該方法，可以容易地執行驗證。
而且，在本發明的半導體器件制造方法中，還包括將光刻驗證僅僅應用于集成電路中的單元邊界部分的步驟。
按照該方法，當基于單元應用校正時，缺陷容易在單元邊界部分發生。因此，通過對單元邊界部分應用驗證，可以容易地檢測缺陷。
而且，本發明的半導體器件制造方法還包括基于被劃分的單元、應用光刻仿真驗證(下文稱作為“光刻驗證”)的步驟。
按照該方法，可以在較短時間內執行高精度的驗證。
一種本發明的記錄介質被構造成使得以計算機可讀的方式記錄半導體器件制造方法中的各個步驟的過程。
而且，本發明的庫存儲在半導體器件制造方法中對其應用OPC處理的數據。由于通過對各個單元的布局數據應用OPC處理而獲得的數據被存儲于該庫中，而且對應若干相鄰單元組合的邊界區域OPC處理數據也被存儲，因此可以在非常短的TAT內完成布局設計。而且，通過準備與光刻條件相對應的校正數據，可以獲得允許在短時間有效地形成高精度圖案的布局數據。
而且，一種本發明的半導體器件制造系統，包括數據輸入部分，用于輸入組成半導體器件的集成電路的布局數據；劃分部分，用于將由數據輸入部分輸入的布局數據劃分成多個塊；OPC處理部分，用于每個塊應用光學鄰近校正(下文中稱作為OPC)；合成部分，用于排列/合成對其應用OPC處理的各個應用了OPC的塊；以及曝光部分，用于基于校正的布局數據執行曝光以在掩模空白區形成期望圖案；其中OPC處理部分具有庫，用于存儲各個塊的經OPC處理的數據、和用來校正在塊之間的邊界部分的圖案的邊界部分校正數據，并且合成部分從庫中讀取數據并且合成所述數據，以便產生布局數據。
按照本發明，由于每塊應用OPC處理，并且對其中圖案容易發生變化的邊界區域應用OPC處理，因此，通過對邊界區域應用縮小校正等，可以以高精度高速地實現圖案形成。而且，可以高精度高速地實現設計圖案的OPC處理和光刻仿真和驗證，并且可以實現成本降低以及半導體制造產量的提高。
圖1是解釋本發明的實施例1的半導體器件制造方法的概念的視圖。
圖2是示出本發明的實施例1的半導體器件制造系統的圖。
圖3是示出本發明的實施例1的半導體器件制造方法的處理流程圖。
圖4是示出本發明的實施例1的半導體器件制造方法的說明視圖。
圖5是示出本發明的實施例2的半導體器件制造方法的處理流程圖。
圖6是示出本發明的實施例3的半導體器件制造系統的圖。
圖7是示出本發明的實施例3的半導體器件制造方法的處理流程圖。
具體實施例方式
下面參照附圖詳細解釋本發明的實施例。
(實施例1)圖1是示出本發明的實施例1的半導體器件制造方法的概念的視圖。
如圖1所示，該方法包括將組成半導體器件的集成電路的布局數據劃分成多個單元的步驟；對每個單元應用光學鄰近校正(下文縮寫為OPC)的OPC步驟；通過在應用校正之后基于布局數據執行曝光，形成希望的圖案的步驟；排列/合成對其應用OPC處理步驟的各個應用了OPC的單元的步驟；以及通過邊界區域OPC處理校正單元邊界部分的步驟。
換言之，如圖1的概念圖所示，單元布局數據101通過每個單元劃分布局數據100產生，然后，對每個單元布局數據執行單元OPC處理(步驟102)。因此，獲得OPC單元200。接著，通過合成OPC單元200獲得OPC布局300。接著，將單元邊界區域OPC處理(步驟400)應用于OPC布局300中的單元邊界部分。在此處理之后，基于OPC之后的布局數據執行掩模制作(步驟500)。
如圖2的例子所示，首先，執行該數據流的半導體器件制造系統包括布局數據輸入部分1，用于輸入布局數據；0PC單元選擇部分2，用于將輸入布局數據劃分為塊或單元，并且選擇對其應用OPC處理的單元；OPC處理部分3，用于執行圖1解釋的單元OPC處理；OPC后數據排列處理部分5，用于基于通過OPC處理部分3獲得的校正的布局數據，執行排列合成，并且還通過從庫4提取必要數據來應用OPC后的數據排列處理；邊界區域OPC處理部分6，用于在單元邊界部分上執行OPC處理；以及曝光處理部分10，用于基于通過邊界區域OPC處理部分6計算且用于EB曝光的數據，即EB數據，執行曝光處理。
這里，OPC處理部分3執行單元的劃分、每個單元布局數據的單元OPC處理(步驟102)、以及所獲得的OPC單元200的合成，如圖1所示。然后，排列處理部分5執行通過合成OPC單元200獲得的OPC布局300的排列。然后，邊界區域OPC處理部分6執行單元邊界區域OPC處理(步驟400)，并且在掩模上形成布局數據。
接下來，在下文中依照如圖3所示的處理流程解釋該方法。
首先，在適合的層級從通過布局數據輸入部分1輸入的布局數據中選擇需要OPC的單元(步驟3001)，接著，將OPC處理分別地應用于所選單元(步驟3002)。因為在層級選擇各單元并且接著用此方式對其應用OPC處理，所以可以通過省去對相同單元重復應用OPC處理所花費的時間和精力，來減少CAD處理時間，而且可以縮短TAT。圖4(a)是示出在OPC之前的庫中的單位單元中的布局數據的視圖。在圖4(b)中示出了在OPC處理應用于上述的布局數據之后獲得的布局數據。
接著，在芯片上排列通過在步驟3002應用OPC處理獲得的OPC之后的單元(步驟3003)，其中基于應用OPC處理之前的單元布局排列信息、應用OPC處理。圖4(c)是示出在應用OPC處理之后的庫排列的視圖。存在一種經OPC處理的單元布局CoOPC邊界部分的圖案CB。
接著，驗證全部的布局信息，然后從OPC之后的數據中除去單元邊界部分的圖案(步驟3004)，其中所述單元邊界部分包含步驟3003所排列的OPC之后的單元中的若干相鄰單元組合。
在步驟3005，先前準備為庫的單元邊界圖案CBOPC被排列在其中除去該圖案的區域中(圖4(d))。結果，可以減少在單元排列之后的單元邊界部分的OPC區域，還可以縮短CAD時間。圖4(e)是放大的視圖。
單元邊界圖案庫給出了這樣的圖案，使得OPC被應用于在應用OPC之前相鄰排列的單元布局，然后僅僅切除單元邊界部分。因為在排列單元之后用此方式替代上面的單元邊界部分，所以可以實現與應用于芯片排列的OPC相同程度的校正精度。
最后，在步驟3006，將OPC應用于在步驟3005中還沒有替代的剩余單元邊界區域。
用此方式，經受OPC處理且先前存儲在庫中的單元邊界圖案CBOPC，被用在包含若干相鄰單元組合的單元邊界區域中。因此，可以在單元規模的OPC時間內，高速地獲得與芯片規模的OPC幾乎相等的校正精度。
基于用此方法獲得的布局數據，將EB曝光處理應用于涂敷抗蝕劑的掩模空白區，接著，通過顯影抗蝕劑形成抗蝕劑圖案。接著，在將抗蝕劑圖案用作掩模的同時，通過蝕刻掩模空白區上的鉻薄膜形成鉻圖案。其中形成鉻圖案的掩模被用作光掩膜。在這種光掩模是被用來形成布線圖案的情形中，例如，抗蝕劑被涂覆在其上形成金屬薄膜的硅晶片上，然后將曝光處理通過光掩模應用于該硅晶片。
接著，通過顯影由曝光處理形成的潛像形成抗蝕劑圖案。接著，在將抗蝕劑圖案用作掩模的同時，通過蝕刻多晶硅薄膜來形成希望的柵極圖案。
按照此方法，通過在OPC處理階段基于單元應用OPC，可以省去相同單元的冗余處理，因此可大大減少芯片布局所需的處理時間。
而且，因為在布局中排列經OPC處理的單元之后單元的內部校正結果固定的狀況下，可以僅再次校正受光學影響的單元的周邊，所以可以提高晶體管的尺寸精度。
在此情形中，在上面的實施例中，在步驟3006中，OPC被分別應用于各單元邊界部分。可以根據位置應用僅僅涉及短電路的簡單處理，因此可以執行更高速的處理。
而且，在上面的實施例中，解釋了用于形成用來光掩模的掩模圖案的形成，光掩模用于形成柵極圖案。但是本發明不局限于此應用。
此外，不需要在此校正中應完成該校正。可以用這樣的方式應用校正，使得應該通過調整蝕刻處理中的處理條件在處理過程中執行各種調整。
(實施例2)接下來，在下文解釋本發明的實施例2。
在上面的實施例1中，選擇在相鄰單元排列的組合中頻繁出現的邊界部分，接著除去頻繁出現的邊界部分的圖案，然后從庫中取出這些邊界部分的圖案，然后排列在相對應的區域中，從而可以實現校正精度的提高。在本實施例中，可以通過僅使相鄰單元邊界區域的圖案在排列之后縮小來實現簡化的校正。
圖5示出了用于解釋該方法的處理流程。
首先，與實施例1類似，從由布局數據輸入部分輸入的布局數據中，在適當的層級選擇需要OPC的單元(步驟5001)。接著，將OPC處理分別應用于所選單元(步驟5002)。
接著，基于在應用OPC之前的單元布局排列信息，排列在步驟5002處理的OPC之后的單元(步驟5003)。
接著，僅使相鄰單元邊界區域中的圖案依照先前決定的規則按預定的寬度縮小(步驟5004)。
按照此方法，可以以幾乎相等的精度簡單地應用OPC。
在將OPC分別應用于各單元的情形中，存在這樣一種傾向因為在單元周圍沒有圖案存在，所以OPC之后的尺寸在單元邊界區域比存在相鄰單元的情形變厚。
因此，在步驟5004，對于在步驟5003在芯片中排列經歷OPC處理的單元之后、其單元邊界部分變厚的圖案，簡單地應用尺寸縮小。結果，可以通過在保持精度的同時簡化處理獲得高速處理。
用此方法，在單元邊界區域中的OPC之后的圖案，變得比當基于單個單元應用校正時的最佳解更厚。因此，通過使OPC之后的圖案在排列之后簡單地縮小，可以在短的TAT中計算出接近最佳解的校正形狀。
而且，可以限定將校正應用于具有高使用頻率的單元。因此，在抑制處理時間的同時可以考慮校正精度應用校正。
(實施例3)接下來，在下文解釋本發明的實施例3。
如圖6所示，該半導體器件制造系統，除了在圖2所示的并在實施例1中所解釋的系統外，還具有驗證功能部分。該驗證功能部分具有庫/塊光刻驗證選擇部分7，用于從由布局數據輸入部分1輸入的布局數據選擇要被驗證的單元(塊)；光刻驗證處理部分8，用于將光刻驗證應用于由驗證選擇部分7選擇的單元；邊界區域光刻驗證處理部分9，用于將光刻驗證應用于單元邊界區域。
光刻驗證處理部分8通過利用OPC處理部分3的輸出數據，對由驗證選擇部分7選擇的單元進行仿真，接著將仿真結果與對應的布局數據比較，以驗證它們之間的差是否小于預定值。而且，邊界區域光刻驗證處理部分9通過利用OPC處理部分6的邊界區域的輸出數據，對由驗證選擇部分7選擇的單元進行仿真，接著將仿真結果與對應的布局數據比較，以驗證它們之間的差是否小于預定值。如果它們之間的差小于預定值，則邊界區域光刻驗證處理部分9將從邊界區域OPC處理部分6輸出的EB數據輸出到曝光處理部分10。相反，如果由邊界區域光刻驗證處理部分9計算的差超過預定值，則所述處理又回到OPC單元選擇部分2，接著基于詳細條件執行應當對其應用OPC處理的單元的選擇。而且，如果由光刻驗證處理部分8計算的差超過預定值，則所述處理又回到OPC單元選擇部分2，接著基于詳細條件執行應當對其應用OPC處理的單元的選擇。由于各個處理部分與實施例1類似，因此在此省略對它們的解釋。
圖7示出了通過利用圖6中的半導體器件制造系統制造的半導體器件的光刻驗證的流程。
首先，驗證選擇部分7從布局數據檢測需要光刻驗證的單元，并且在層級選擇它們(步驟7001)。接著，光刻驗證處理部分8通過利用在實施例1中由OPC處理部分3獲得的有關單元的經OPC處理的數據，運行對所選單元的仿真(步驟7002)。接著，光刻驗證處理部分8將仿真結果與從數據輸入部分獲得的布局數據比較，接著判斷它們之間的差是否小于先前確定的預定值(步驟7003)。
在此判斷步驟7003，如果判斷它們之間的差小于先前確定的預定值，則邊界區域光刻驗證處理部分9進一步執行邊界區域驗證處理。
邊界區域光刻驗證處理部分9僅僅對相鄰單元邊界區域中的圖案進行仿真(步驟7004)。這里，邊界區域光刻驗證處理部分9通過利用由實施例1中的邊界區域OPC處理部分6獲得的有關邊界區域的經過OPC處理的數據，進行仿真。接著，邊界區域光刻驗證處理部分9將仿真結果與從數據輸入部分獲得的布局數據比較，接著判斷它們之間的差是否小于先前確定的預定值(步驟7005)。
在此判斷步驟7005，如果判斷它們之間的差小于先前確定的預定值，則邊界區域光刻驗證處理部分9將從邊界區域OPC處理部分6輸出的EB數據輸出到曝光處理部分10，以執行曝光處理(步驟7006)。
相反，在此判斷步驟7005，如果判斷它們之間的差超過先前確定的預定值，則處理回到實施例1中的步驟3001。接著，再次執行單元的選擇，并且再次執行OPC處理。
用此方式，在光刻驗證處理部分8，基于單元應用驗證，而在邊界區域光刻驗證處理部分9，僅僅將驗證應用于在相鄰單元邊界區域中的圖案。
用此方式，在適合的層級選擇需要光刻驗證的單元，接著分別將驗證處理應用于各單元。因此，可以省去重復驗證相同的單元所需要的時間和精力，而且還可以減少CAD處理時間。
按照此方法，在仿真步驟7002不能被驗證的單元邊界部分，可以在邊界部分仿真步驟7004詳細地被驗證。因此，可以高精度地執行其中排列OPC之后的單元的芯片的光刻驗證。
用此方式，通過基于單元應用OPC驗證，可以加速驗證時間。而且，通過在驗證之后僅僅將OPC再次應用于單元邊界，可以提高單元邊界的驗證精度。
(實施例4)接下來，在下文解釋在半導體器件制造方法中所使用的庫。該庫通過預先響應于光掩模形成條件而執行校正和驗證處理形成，如圖4(d)所示的例子那樣，并且存儲于作為記錄介質的數據庫中。由于通過對各個單元的布局數據應用OPC處理所獲得的數據被存儲于庫中，并且還存儲對應于若干相鄰單元組合的邊界區域OPC處理數據，因此可以在非常短的TAT中完成布局設計。
而且，除了與光掩模形成條件相對應的經過OPC處理的數據作為庫外，通過準備響應各種條件的校正數據作為庫并且組合這些數據，可以獲得允許在短時間內有效地形成高精度圖案的布局數據，所述各種條件諸如當通過利用光掩模形成抗蝕劑圖案時所應用的光刻條件，在蝕刻步驟中的如蝕刻劑(etchant)、溫度條件等的蝕刻條件，在摻雜步驟所應用的摻雜(doping)條件，退火(anneal)條件等。
本發明的半導體器件制造方法、及其所使用的庫、記錄介質和半導體器件制造系統，能夠在實現生產率提高的同時，實現圖案的高精度加工。因此，本發明不僅有用于LSI中的圖案的形成，而且有用于在液晶電視或等離子體顯示面板(PDP)中的電路圖案的形成以及在諸如微加工的精細圖案加工中的應用等。
權利要求
1.一種半導體器件制造方法，包括將組成半導體器件的集成電路的布局數據劃分成多個塊的步驟；對每個塊應用光學鄰近校正OPC的OPC處理步驟；校正在塊之間的邊界部分的圖案的邊界部分校正步驟；以及通過基于在邊界部分校正步驟之后的布局數據執行光刻仿真來形成期望圖案的步驟。
2.如權利要求1所述的半導體器件制造方法，還包括將布局數據劃分為多個單元的步驟；對每個單元應用光學鄰近校正OPC的OPC處理步驟；以及校正單元之間的邊界部分的圖案的邊界部分校正步驟。
3.如權利要求2所述的半導體器件制造方法，還包括排列/合成對其應用OPC處理的各個應用了OPC的單元、以便產生校正的布局數據的步驟。
4.如權利要求3所述的半導體器件制造方法，其中所述邊界部分校正步驟是校正單元邊界部分的圖案以縮小的步驟。
5.如權利要求1所述的半導體器件制造方法，其中所述邊界部分校正步驟是按照基于設計規則預先確定的校正規則、校正被劃分的塊或單元邊界部分的圖案的步驟。
6.如權利要求3所述的半導體器件制造方法，其中所述邊界部分校正步驟是按照響應于模型預先確定的校正規則、校正被劃分的塊或單元邊界部分的圖案的步驟。
7.如權利要求5所述的半導體器件制造方法，其中所述邊界部分校正步驟響應于所要求的圖案精度，部分地調整所述校正規則。
8.如權利要求5或6所述的半導體器件制造方法，其中所述邊界部分校正步驟在整個芯片上均勻地設置校正規則。
9.如權利要求3所述的半導體器件制造方法，其中所述OPC處理步驟僅僅對集成電路中超過預定數使用的單元應用OPC處理。
10.如權利要求3所述的半導體器件制造方法，還包括存儲步驟，用于當特定單元位置相鄰時，作為庫存儲通過對在OPC處理步驟中獲得的特定單元的邊界部分應用校正而獲得的應用了OPC的單元；以及從庫中取出已應用了OPC的單元并且應用的步驟。
11.如權利要求1或2所述的半導體器件制造方法，還包括基于被劃分的單元、應用光刻仿真驗證(下文稱作為“光刻驗證”)的步驟。
12.如權利要求2所述的半導體器件制造方法，還包括將光刻驗證僅應用于集成電路中的單元邊界部分的步驟。
13.一種計算機可讀記錄介質，在該記錄介質中記錄在權利要求1中所述的半導體器件制造方法中的各個步驟的過程。
14.一種用于存儲數據的庫，在權利要求1中所述的半導體器件制造方法中對該數據應用OPC處理。
15.一種半導體器件制造系統，包括數據輸入器，用于輸入組成半導體器件的集成電路的布局數據；劃分器，用于將由數據輸入器輸入的布局數據劃分成多個塊；OPC處理器，用于每個塊應用光學鄰近校正OPC；合成器，用于排列/合成對其應用OPC處理的各個應用了OPC的塊；以及曝光執行器，用于基于校正的布局數據執行曝光，以在掩模空白區上形成期望圖案；其中OPC處理器具有庫，用于存儲各個塊的經OPC處理的數據、和用來校正在塊之間的邊界部分的圖案的邊界部分校正數據，并且合成器從庫中讀取數據并且合成所述數據，以便產生布局數據。
全文摘要
提供了一種半導體器件制造方法，用于可能高速地以高精度形成圖案，通過在OPC處理步驟中將布局數據分割成單元、并且接著將OPC應用于每個單元，可以通過一個單元一次處理完成相同的塊，并且在芯片上排列了各個應用了OPC的單元之后，將OPC僅僅應用于單元邊界部分，從而可以確保單元邊界附近的尺寸精度。而且，由于使得在單元邊界部分上的圖案被均勻地縮小，因此可以簡化單元邊界部分的OPC，從而可以應用快速處理。
文檔編號G03F1/68GK1932651SQ200610153639
公開日2007年3月21日 申請日期2006年9月12日 優先權日2005年9月12日
發明者神代昌彥, 谷本正 申請人:松下電器產業株式會社